JPH117794A - 誤り訂正回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路構成で任意のメモリセルのビット
誤りを訂正できる。 【解決手段】 データ記憶の際には、例えばメモリセル
ユニット１００を選択してワードデータＤ７〜Ｄ０を記
憶させる。このとき、不揮発性メモリトランジスタＴＭ
１ｋとＴＭ２ｋには、同じデータＤｋ（ｋは０〜７のい
ずれかの整数）が記憶される。データ読み出しの際に
は、アドレスデコーダＡＤＲ０によりワードラインＷＬ
０とＷＬ１が”１”となり、セル選択トランジスタＴＷ
１ｋとＴＷ２ｋが同時にＯＮする。メモリトランジスタ
ＴＭは、記憶データが”０”であればＯＮし、”１”で
あればＯＦＦする。ＴＭの劣化は、必ず記憶データが”
０”が”１”となるように生じる。ビットラインＢＬ０
ｋには、ＴＭ１ｋとＴＭ２ｋの記憶データのＡＮＤをと
ったデータが出力されることとなるので、いずれかのＴ
Ｍに劣化が生じても読み出しデータを訂正することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誤り訂正回路およ
び誤り訂正機能を有する半導体記憶装置に関し、ＥＥＰ
ＲＯＭ等の電気的に書き込みが可能な不揮発性の半導体
記憶装置のメモリセル劣化によるビット誤りを訂正でき
る誤り訂正回路に関する。

【０００２】

【従来の技術】従来、このような半導体記憶装置として
は、例えば、データ８ビットに対して、少なくとも４ビ
ットの誤り訂正ビット（パリティビット）を持ち、８ビ
ット中の１ビットの誤りに対してのみ訂正が可能な誤り
訂正回路を備えたものがあった。また、特開平１−１３
３３００号公報に開示されたものがあった。これは、セ
ンス電圧を変えて同一のメモリセルから複数回データを
読み出し、前記複数回読み出したデータの値と１つのパ
リティビットとに基づいて誤り訂正回路によりビット誤
りを訂正するものであった。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
の半導体記憶装置においては、メモリセルアレイ以外の
領域に誤り訂正回路を設けなければならず、また誤り訂
正回路の回路構成が複雑であるため、例えば誤り訂正機
能持たない半導体記憶装置を誤り訂正機能を有する半導
体記憶装置に変更しようとする場合には、大幅な設計変
更が必要であるという問題があった。また読み出しに時
間がかかるという問題があった。また１ワード中の１ビ
ットについてのみ訂正が可能であり、同一ワード中に２
ビットの誤りが発生すると、誤り訂正ができないという
問題があった。さらにメモリセルアレイにおいて、誤り
訂正をするメモリセル（冗長メモリセル）の領域（冗長
領域）と誤り訂正をしないメモリセル（非冗長メモリセ
ル）の領域（非冗長領域）とを用途に応じて設定するこ
とができないという問題があった。

【０００４】本発明はこのような従来の問題を解決する
ものであり、簡単な回路構成で任意のメモリセルのビッ
ト誤りを訂正することができる誤り訂正回路および半導
体記憶装置を提供することを目的とする。さらにメモリ
セルアレイの冗長領域と非冗長領域とを用途に応じてプ
ログラマブルに変更することができる半導体記憶装置を
提供することを目的とする。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の誤り訂正回路は、第１〜第Ｎ（Ｎは２以上
の整数）のメモリセルに同じデータを記憶し、前記第１
〜第Ｎのメモリセルに記憶したＮ個のデータのＡＮＤま
たはＯＲをとったデータを誤り訂正データとして出力す
ることを特徴とする。

【０００６】請求項２記載の誤り訂正回路は、請求項１
において、前記第１〜第Ｎのメモリセルのデータ出力電
極を共通接続し、前記第１〜第Ｎのメモリセルから前記
Ｎ個のデータを同時に出力させることにより、前記ＡＮ
ＤまたはＯＲをとったデータを生成することを特徴とす
る。

【０００７】請求項３記載の誤り訂正回路は、請求項２
において、前記メモリセルが、電気的にデータの消去お
よび書き込みが可能な不揮発性のメモリセルであること
を特徴とする。

【０００８】請求項４記載の誤り訂正回路は、請求項３
において、前記第１〜第Ｎのメモリセルと、ビットライ
ンと、同時に第１のレベルとなる第１〜第Ｎのワードラ
インとを備え、前記第ｋ（ｋは１〜Ｎまでのいずれかの
整数）のメモリセルは、第ｋのセル選択トランジスタ
と、第ｋのメモリトランジスタから成り、第ｋのセル選
択トランジスタは、前記第ｋのワードラインに接続され
たゲートと、前記ビットラインに接続された第１電極
と、第２電極とを有し、前記ワードラインが第１のレベ
ルのときＯＮし、前記ワードラインが第２のレベルのと
きＯＦＦするトランジスタであり、前記第ｋのメモリト
ランジスタは、センス電圧が入力されるコントロールゲ
ートと、データを記憶するフローティングゲートと、前
記第ｋのセル選択トランジスタの前記第２電極に接続さ
れた第１電極と、アレイグランドに接続された第２電極
とを有する不揮発性のメモリトランジスタであることを
特徴とする。

【０００９】本発明の請求項５記載の半導体記憶装置
は、第１〜第Ｎ（Ｎは２以上の整数）のメモリセルを有
する誤り訂正回路が複数形成されたメモリセルアレイを
備え、データ記憶の際に、入力された１つのデータに対
して誤り訂正回路を１つ選択し、この誤り訂正回路に前
記データを記憶させ、またデータ読み出しの際に、前記
データを記憶させた誤り訂正回路を選択し、この誤り訂
正回路から前記データを読み出し、前記選択された誤り
訂正回路は、データ記憶の際に、前記第１〜第Ｎのメモ
リセルに同じ前記入力データを記憶し、データ読み出し
の際に、前記第１〜第Ｎのメモリセルに記憶されている
Ｎ個のデータのＡＮＤまたはＯＲをとったデータを誤り
訂正データとして出力するものであることを特徴とす
る。

【００１０】請求項６記載の半導体記憶装置は、請求項
５において、前記誤り訂正回路が、前記第１〜第Ｎのメ
モリセルのデータ出力電極を同一のビットラインに接続
し、前記第１〜第Ｎのメモリセルから前記Ｎ個のデータ
を同時に出力させることにより、前記ＡＮＤまたはＯＲ
をとったデータを前記ビットライン上に生成するもので
あることを特徴とする。

【００１１】請求項７記載の半導体記憶装置は、請求項
６において、前記メモリセルが、電気的にデータの消去
および書き込みが可能な不揮発性のメモリセルであるこ
とを特徴とする。

【００１２】請求項８記載の半導体記憶装置は、請求項
７において、前記複数の誤り訂正回路と、前記誤り訂正
回路ごとに設けられたビットラインと、前記誤り訂正回
路ごとに設けられた第１〜第Ｎのワードラインと、前記
第１〜第Ｎのワードラインを同時に第１のレベルとする
ことにより、前記複数の誤り訂正回路のいずれかを選択
するワード選択手段とを備え、前記誤り訂正回路の前記
第ｋ（ｋは１〜Ｎまでのいずれかの整数）のメモリセル
は、第ｋのセル選択トランジスタと第ｋのメモリトラン
ジスタから成り、第ｋのセル選択トランジスタは、前記
第ｋのワードラインに接続されたゲートと、前記ビット
ラインに接続された第１電極と、第２電極とを有し、前
記ワードラインが第１のレベルのときＯＮし、前記ワー
ドラインが第２のレベルのときＯＦＦするトランジスタ
であり、前記第ｋのメモリトランジスタは、センス電圧
が入力されるコントロールゲートと、データを記憶する
フローティングゲートと、前記第ｋのセル選択トランジ
スタの前記第２電極に接続された第１電極と、アレイグ
ランドに接続された第２電極とを有する不揮発性のメモ
リトランジスタであることを特徴とする。

【００１３】請求項９記載の半導体記憶装置は、誤り訂
正回路を構成する第１〜第Ｎ（Ｎは２以上の整数）の冗
長メモリセルと、非冗長メモリセルとが形成されたメモ
リセルアレイと、前記第１〜第Ｎの冗長メモリセルのデ
ータ出力電極および前記非冗長メモリセルのデータ出力
電極が共通接続されたビットラインとを備え、データ記
憶の際に、入力された１つのデータに対して前記誤り訂
正回路または非冗長メモリセルを選択し、この誤り訂正
回路または非冗長メモリセルに前記データを記憶させ、
またデータ読み出しの際に、前記データを記憶させた誤
り訂正回路または非冗長メモリセルを選択し、この誤り
訂正回路または非冗長メモリセルから前記データを読み
出し、前記誤り訂正回路は、データ記憶の際に、前記第
１〜第Ｎの冗長メモリセルに同じ前記入力データを記憶
し、データ読み出しの際に、前記第１〜第Ｎの冗長メモ
リセルに記憶されているＮ個のデータのＡＮＤまたはＯ
Ｒをとったデータを誤り訂正データとして前記ビットラ
イン上に生成するものであることを特徴とする。

【００１４】請求項１０記載の半導体記憶装置は、請求
項９において、前記メモリセルが、電気的にデータの消
去および書き込みが可能な不揮発性のメモリセルである
ことを特徴とする。

【００１５】請求項１１記載の半導体記憶装置は、請求
項１０において、前記誤り訂正回路と、前記非冗長メモ
リセルと、前記ビットラインと、前記誤り訂正回路に対
して設けられた第１〜第Ｎのワードラインと、前記非冗
長メモリセルに対して設けられた第（Ｎ＋１）のワード
ラインと、前記第１〜第（Ｎ＋１）のワードラインを選
択するワード選択手段とを備え、前記第ｋ（ｋは１〜Ｎ
までのいずれかの整数）の冗長メモリセルは、第ｋのセ
ル選択トランジスタと第ｋのメモリトランジスタから成
り、また前記非冗長メモリセルは、第（Ｎ＋１）のセル
選択トランジスタと第（Ｎ＋１）のメモリトランジスタ
から成り、前記第ｉ（ｉは１〜（Ｎ＋１）までのいずれ
かの整数）のセル選択トランジスタは、前記第ｉのワー
ドラインに接続されたゲートと、前記ビットラインに接
続された第１電極と、第２電極とを有し、前記ワードラ
インが第１のレベルのときＯＮし、前記ワードラインが
第２のレベルのときＯＦＦするトランジスタであり、前
記第ｉのメモリトランジスタは、センス電圧が入力され
るコントロールゲートと、データを記憶するフローティ
ングゲートと、前記第ｋのセル選択トランジスタの前記
第２電極に接続された第１電極と、アレイグランドに接
続された第２電極とを有する不揮発性のメモリトランジ
スタであり、前記ワード選択手段は、前記第１〜第Ｎの
ワードラインを同時に第１のレベルとすることにより前
記誤り訂正回路を選択し、また前記第（Ｎ＋１）のワー
ドラインを第１のレベルとすることにより前記非冗長メ
モリセルを選択することを特徴とする。

【００１６】本発明の請求項１２記載の半導体記憶装置
は、第１〜第Ｎ（Ｎは２以上の整数）のメモリセルが形
成されたメモリセルアレイと、前記第１〜第Ｎのメモリ
セルのデータ出力電極が共通接続されたビットラインと
を備え、外部からの設定が第１の設定のときに、前記１
〜第Ｍのメモリセルから第ｋ（は１〜Ｎのいずれかの整
数）のメモリセルを非冗長メモリセルとして選択し、外
部からの設定が第２の設定のときに、前記１〜第Ｎのメ
モリセルを冗長メモリセルとして同時に選択し、データ
記憶の際に、入力されたデータを前記冗長メモリセルか
らなる誤り訂正回路または前記非冗長メモリセルに記憶
させ、またデータ読み出しの際に、前記データを記憶さ
せた誤り訂正回路または非冗長メモリセルから前記デー
タを読み出し、前記誤り訂正回路は、データ記憶の際
に、前記第１〜第Ｎの冗長メモリセルに同じ前記入力デ
ータを記憶し、データ読み出しの際に、前記第１〜第Ｎ
の冗長メモリセルに記憶されているＭ個のデータのＡＮ
ＤまたはＯＲをとったデータを誤り訂正データとして前
記ビットライン上に生成するものであることを特徴とす
る。

【００１７】請求項１３記載の半導体記憶装置は、請求
項１２において、前記メモリセルが、電気的にデータの
消去および書き込みが可能な不揮発性のメモリセルであ
ることを特徴とする。

【００１８】請求項１４記載の半導体記憶装置は、請求
項１３において、前記第１〜第Ｎのメモリセルと、前記
ビットラインと、第１〜第Ｎのワードラインと、前記第
１、第２の設定に従って前記第１〜第Ｎのワードライン
を選択するワード選択手段とを備え、前記第ｋ（ｋは１
〜Ｎまでのいずれかの整数）のメモリセルは、第ｋのセ
ル選択トランジスタと第ｋのメモリトランジスタから成
り、前記第ｋのセル選択トランジスタは、前記第ｋのワ
ードラインに接続されたゲートと、前記ビットラインに
接続された第１電極と、第２電極とを有し、前記ワード
ラインが第１のレベルのときＯＮし、前記ワードライン
が第２のレベルのときＯＦＦするトランジスタであり、
前記第ｋのメモリトランジスタは、センス電圧が入力さ
れるコントロールゲートと、データを記憶するフローテ
ィングゲートと、前記第ｋのセル選択トランジスタの前
記第２電極に接続された第１電極と、アレイグランドに
接続された第２電極とを有する不揮発性のメモリトラン
ジスタであり、前記ワード選択手段は、第１の設定のと
きに、前記第ｋのワードラインを第１のレベルとするこ
とにより前記第ｋのメモリセルを選択し、第２の設定の
ときに、前記１〜第Ｎのワードラインを同時に第１のレ
ベルとすることにより前記第１〜第Ｎのメモリセルを同
時に選択することを特徴とする。

【００１９】本発明の請求項１５の半導体記憶装置は、
第１〜第Ｍ（Ｍは３以上の整数）のメモリセルが形成さ
れたメモリセルアレイと、前記第１〜第Ｍのメモリセル
のデータ出力電極が共通接続されたビットラインとを備
え、外部からの設定が第１の設定のときに、前記１〜第
Ｍのメモリセルから第ｐ（ｐは１〜Ｍのいずれかの整
数）のメモリセルを非冗長メモリセルとして選択し、外
部からの設定が第２の設定のときに、前記１〜第Ｍのメ
モリセルから第１〜ｑ（ｑは２〜（Ｍ−１）のいずれか
の整数）のメモリセルを冗長メモリセルとして同時に選
択するか、または第ｒ（ｒは（ｑ＋１）〜Ｍまでのいず
れかの整数））のメモリセルを非冗長メモリセルとして
選択し、外部からの設定が第３の設定のときに、前記１
〜第Ｍのメモリセルを誤り訂正回路を構成する冗長メモ
リセルとして同時に選択し、データ記憶の際に、入力さ
れたデータを前記冗長メモリセルからなる誤り訂正回路
または前記非冗長メモリセルに記憶させ、またデータ読
み出しの際に、前記データを記憶させた誤り訂正回路ま
たは非冗長メモリセルから前記データを読み出し、前記
誤り訂正回路は、データ記憶の際に、前記冗長メモリセ
ルに同じ前記入力データを記憶し、データ読み出しの際
に、前記冗長メモリセルに記憶されているＭ個のデータ
のＡＮＤまたはＯＲをとったデータを誤り訂正データと
して前記ビットライン上に生成するものであることを特
徴とする。

【００２０】請求項１６記載の半導体記憶装置は、請求
項１５において、前記メモリセルが、電気的にデータの
消去および書き込みが可能な不揮発性のメモリセルであ
ることを特徴とする。

【００２１】請求項１７記載の半導体記憶装置は、請求
項１６において、前記第１〜第Ｍのメモリセルと、前記
ビットラインと、第１〜第Ｍのワードラインと、前記第
１〜第３の設定に従って前記第１〜第Ｍのワードライン
を選択するワード選択手段とを備え、前記第ｓ（ｓは１
〜Ｍまでのいずれかの整数）のメモリセルは、第ｓのセ
ル選択トランジスタと第ｓのメモリトランジスタから成
り、前記第ｓのセル選択トランジスタは、前記第ｓのワ
ードラインに接続されたゲートと、前記ビットラインに
接続された第１電極と、第２電極とを有し、前記ワード
ラインが第１のレベルのときＯＮし、前記ワードライン
が第２のレベルのときＯＦＦするトランジスタであり、
前記第ｓのメモリトランジスタは、センス電圧が入力さ
れるコントロールゲートと、データを記憶するフローテ
ィングゲートと、前記第ｋのセル選択トランジスタの前
記第２電極に接続された第１電極と、アレイグランドに
接続された第２電極とを有する不揮発性のメモリトラン
ジスタであり、前記ワード選択手段は、第１の設定のと
きに、前記第ｐのワードラインを第１のレベルとするこ
とにより前記第ｐのメモリセルを選択し、第２の設定の
ときに、前記第１〜ｑのワードラインを同時に選択する
か、または前記第ｒのワードラインを選択することによ
り、前記第１〜ｑのメモリセルを同時に選択するか、ま
たは前記第ｒのメモリセルを選択し、第３の設定のとき
に、前記１〜第Ｍのワードラインを同時に第１のレベル
とすることにより前記第１〜第Ｍのメモリセルを同時に
選択することを特徴とする。

【００２２】

【発明の実施の形態】本発明の第１の実施形態を説明す
る前に、誤り訂正機能を持たないＥＥＰＲＯＭについて
説明する。図１は誤り訂正機能を持たないＥＥＰＲＯＭ
の構成を示す図である。ここでは、アドレスデータを２
ビット構成とし、ワードデータを８ビット（１バイト）
構成とする。アドレスデータのアドレスビットをＡ１、
Ａ０とし、ワードデータのワードビットをＤ７、Ｄ６…
Ｄ０とする。アドレスビットＡ０はコラム選択のための
データであり、アドレスビットＡ１はロー選択のための
データである。尚、図１にはデータの読み出し動作をす
るための回路のみ示してあり、データの記憶動作をする
ための回路は図示していない。

【００２３】図１に示すＥＥＰＲＯＭは、メモリセルア
レイ５と、２本のアドレスバスＡＢ０、ＡＢ１と、ロー
デコード部２と、コラムデコード部３と、センスアンプ
部４と、８本のデータバスＤＢ０、ＤＢ１…ＤＢ７（Ｄ
Ｂ１〜ＤＢ６は図示省略）とを有する。アドレスバスＡ
Ｂ０にはアドレスビットＡ０が入力され、アドレスバス
ＡＢ１にはアドレスビットＡ１が入力される。

【００２４】ローデコード部２は、アドレスビットＡ１
に応じてワードラインＷＬ０またはＷＬ１を選択するも
のであり、アドレスデコーダＡＤＲ０およびＡＤＲ１を
有する。アドレスデコーダＡＤＲ０の出力端子はワード
ラインＷＬ０に接続されており、またアドレスデコーダ
ＡＤＲ１の出力端子はワードラインＷＬ１に接続されて
いる。

【００２５】コラムデコード部３は、アドレスビットＡ
１に応じてビットラインＢＬ００、ＢＬ０１…ＢＬ０７
またはビットラインＢＬ１０、ＢＬ１１…ＢＬ１７を選
択するものであり、アドレスデコーダＡＤＣ０およびＡ
ＤＣ１と、コラム選択トランジスタＴＣ００、ＴＣ０１
…ＴＣ０７、ＴＣ１０、ＴＣ１１…ＴＣ１７（ＴＣ０１
〜ＴＣ０６およびＴＣ１１…ＴＣ１６は図示省略）とを
有する。

【００２６】メモリセルアレイ５には、それぞれ８ビッ
トのデータ記憶容量を有する同一構成のメモリセルユニ
ット５００、５０１、５１０、５１１がマトリクス状に
配置されている。図１にはメモリセルユニット５００、
５０１の内部構成のみを図示してある。メモリセルユニ
ット５００は、セル選択トランジスタＴＷ０、ＴＷ１…
ＴＷ７（ＴＷ１〜ＴＷ６は図示省略）と、メモリトラン
ジスタＴＭ０、ＴＭ１…ＴＭ７、（ＴＭ１〜ＴＭ６は図
示省略）と、センスワード選択トランジスタＴＳＷとを
有する。メモリトランジスタＴＭは、フローティングゲ
ートとコントロールゲートとを有し、フローティングゲ
ートに電荷を注入し、あるいはフローティングゲートか
ら電荷を引き抜くことにより、１ビットのデータを記憶
するトランジスタである。メモリトランジスタＴＭｋ
（ｋは０〜７のいずれかの整数）にはワードビットＤｋ
が記憶される。

【００２７】メモリセルユニット５００において、セル
選択トランジスタＴＷ０〜ＴＷ７およびセンスワード選
択トランジスタＴＳＷのゲート電極はいずれもワードラ
インＷＬ０に接続されている。セル選択トランジスタＴ
Ｗｋのドレイン電極はビットラインＢＬ０ｋに接続され
ている。センスワード選択トランジスタＴＳＷのドレイ
ン電極はセンスラインＳＬ０に接続されている。セル選
択トランジスタＴＷｋのソース電極はメモリトランジス
タＴＭｋのドレイン電極に接続されている。センスワー
ド選択トランジスタＴＳＷのソース電極はメモリトラン
ジスタＴＭ０〜ＴＭ７の共通接続されたコントロールゲ
ート電極に接続されている。メモリトランジスタＴＭの
ソース電極は、アレイグラウンドＡＧに接続されてい
る。

【００２８】メモリセルユニット５００において、対と
なるセル選択トランジスタＴＷｋとメモリトランジスタ
ＴＭｋは、それぞれメモリセルを構成する。従ってメモ
リセルユニット５００は８個のメモリセルを有する。セ
ル選択トランジスタＴＷｋとメモリトランジスタＴＭｋ
からなるメモリセルは、データ記憶動作においてメモリ
セルユニット５００が選択されたときに、ワードビット
ＤｋをメモリトランジスタＴＭｋに記憶し、またデータ
読み出し動作においてメモリセルユニット５００が選択
されたときに、メモリトランジスタＴＭｋに記憶された
ワードビットＤｋをビットラインＢＬ０ｋに出力する。

【００２９】メモリセルユニット５０１、５１０、５１
０の内部構成は、メモリセルユニット５００と同じであ
る。ただし、メモリセルユニット５０１、５１０、５１
０とメモリセルユニット５００とは以下の点で異なる。
メモリセルユニット５０１および５１１において、セル
選択トランジスタＴＷｋのドレイン電極はビットライン
ＢＬ１ｋに接続されており、センスワード選択トランジ
スタＴＳＷのドレイン電極はセンスラインＳＬ１に接続
されている。またメモリセルユニット１１０および１１
１において、セル選択トランジスタＴＷのゲート電極お
よびセンスワード選択トランジスタＴＳＷのゲート電極
はワードラインＷＬ１に接続されている。

【００３０】メモリセルアレイ５においては、アドレス
データＡ０、Ａ１に応じてロー（ワードラインＷＬ）お
よびコラム（ビットラインＢＬ）がそれぞれ選択される
ことにより、メモリセルユニット５００、５０１、５１
０、５１０のいずれかが選択される。例えば、アドレス
ビットＡ０が”０”、Ａ１が”１”のときは、アドレス
デコーダＡＤＲ１からのロー選択信号Ｒ１が”１”とな
り、コラム選択トランジスタＴＣ００〜ＴＣ０７がＯＮ
することにより、メモリセルユニット５１０が選択さ
れ、メモリセルユニット５１０のセル選択トランジスタ
ＴＷ０〜ＴＷ７およびセンスワード選択トランジスタＴ
ＳＷがＯＮする。

【００３１】センスアンプ部４は、メモリセルアレイ５
の選択されたメモリセルユニットに記憶されているワー
ドビットＤ０〜Ｄ７が”１”であるか”０”であるかを
検出し、このワードビットＤ０〜Ｄ７をデータバスＤＢ
０〜ＤＢ７にそれぞれ出力するものであり、同一構成の
８個のセンスアンプＳＡ０、ＳＡ１…ＳＡ７（ＳＡ１〜
ＳＡ６は図示省略）を有する。尚、図１に示すＥＥＰＲ
ＯＭは、さらに、データの記憶動作の際に、ワードライ
ンＷＬを選択し、選択したワードラインＷＬに所定の電
圧を印加するロー制御回路、データの記憶動作の際に、
選択されたビットラインＢＬに所定の電圧を印加するコ
ラム制御回路、データの記憶動作および読み出し動作の
際に選択されたビットラインＢＬに対応するセンスライ
ンＳＬに所定のセンス電圧を印加するセンス制御回路、
外部からの命令に従ってデータの記憶動作およびデータ
の読み出し動作を制御する主制御回路、等を有する。

【００３２】第１の実施形態 図２は本発明の第１の実施形態のＥＥＰＲＯＭの構成を
示す図である。このＥＥＰＲＯＭは、記憶データの誤り
訂正機能を有する。ここでは、アドレスデータを２ビッ
ト構成とし、ワードデータを８ビット（１バイト）構成
とする。アドレスビットをＡ０、Ａ１とし、ワードビッ
トをＤ０、Ｄ１…Ｄ７とする。アドレスビットＡ０はコ
ラム選択のためのビットデータであり、アドレスビット
Ａ１はロー選択のためのビットデータである。尚、図１
と図２において同一符号を付したものは同じものを示
す。

【００３３】図２に示す第１の実施形態のＥＥＰＲＯＭ
は、メモリセルアレイ１と、２本のアドレスバスＡＢ
０、ＡＢ１と、ローデコード部２と、コラムデコード部
３と、センスアンプ部４と、８本のデータバスＤＢ０〜
ＤＢ７（ＤＢ１〜ＤＢ６は図示省略）とを有する。アド
レスバスＡＢ０にはアドレスビットＡ０が入力され、ア
ドレスバスＡＢ１にはアドレスビットＡ１が入力され
る。データバスＤＢｋ（ｋは０〜７のいずれかの整数）
はワードビットＤｋを取り扱うバスである。尚、図２に
はデータの読み出し動作をするための回路のみ示してあ
り、データの記憶動作をするための回路は図示していな
い。

【００３４】ローデコード部２は、その入力端子がとも
にアドレスバスＡＢ１に接続されているアドレスデコー
ダＡＤＲ０およびＡＤＲ１を有する。アドレスデコーダ
ＡＤＲ０の出力端子はワードラインＷＬ０およびＷＬ１
に接続され、またアドレスデコーダＡＤＲ１の出力端子
はワードラインＷＬ２およびＷＬ３に接続されている。
アドレスデコーダＡＤＲ０は入力されたアドレスビット
Ａ１に応じてロー選択信号Ｒ０を出力し、またアドレス
デコーダＡＤＲ１は、入力されたアドレスビットＡ１に
応じてロー選択信号Ｒ１を出力する。アドレスビットＡ
１が”０”のとき、ロー選択信号Ｒ０は”１”、Ｒ１
は”０”となり、ワードラインＷＬ０およびＷＬ１が選
択される。またアドレスビットＡ１が”０”のとき、ロ
ー選択信号Ｒ０は”０”、Ｒ１は”１”となり、ワード
ラインＷＬ２およびＷＬ３が選択される。

【００３５】コラムデコード部３は、その入力端子がと
もにアドレスバスＡＢ１に接続されているアドレスデコ
ーダＡＤＣ０およびＡＤＣ１と、コラム選択トランジス
タＴＣ００〜ＴＣ０７、ＴＣ１０〜ＴＣ１７（ＴＣ０１
〜ＴＣ０６およびＴＣ１１〜ＴＣ１６は図示省略）とを
有する。アドレスデコーダＡＤＣ０は入力されたアドレ
スビットＡ１に応じてコラム選択信号Ｃ０を出力し、ま
たアドレスデコーダＡＤＣ１は、入力されたアドレスビ
ットＡ１に応じてコラム選択信号Ｃ１を出力する。アド
レスビットＡ１が”０”のとき、コラム選択信号Ｃ０
は”１”、Ｃ１は”０”となる。アドレスビットＡ１
が”１”のとき、コラム選択信号Ｃ０は”０”、Ｃ１
は”１”となる。

【００３６】コラム選択トランジスタＴＣ００〜ＴＣ０
７のゲート電極は共通接続されており、この共通ゲート
電極はアドレスデコーダＡＤＣ０の出力端子に接続され
ている。またコラム選択トランジスタＴＣ１０〜ＴＣ１
７のゲート電極は共通接続されており、この共通ゲート
電極はアドレスデコーダＡＤＣ１の出力端子に接続され
ている。コラム選択トランジスタＴＣ０ｋ（ｋは０〜７
のいずれかの整数）のソース電極は、ビットラインＢＬ
０ｋの端部に接続されており、コラム選択トランジスタ
ＴＣ１ｋのソース電極は、ビットラインＢＬ１ｋの端部
に接続されている。コラム選択トランジスタＴＣ０ｋの
ドレイン電極とコラム選択トランジスタＴＣ１ｋのドレ
イン電極とは共通接続されている。コラム選択トランジ
スタＴＣ００〜ＴＣ０７、ＴＣ１０〜ＴＣ１７は、共通
ゲート電極に入力されるコラム選択信号が”１”のとき
ＯＮし、”０”のときＯＦＦする。アドレスビットＡ１
が”０”のとき（コラム選択信号Ｃ０が”１”、Ｃ１
が”０”のとき）、コラム選択トランジスタＴＣ００〜
ＴＣ０７はＯＮ、ＴＣ１０〜ＴＣ１７はＯＦＦとなり、
ビットラインＢＬ００〜ＢＬ０７が選択される。またア
ドレスビットＡ１が”１”のとき（コラム選択信号Ｃ０
が”０”、Ｃ１が”１”のとき）、コラム選択トランジ
スタＴＣ００〜ＴＣ０７はＯＦＦ、ＴＣ１０〜ＴＣ１７
はＯＮとなり、ビットラインＢＬ１０〜ＢＬ１７が選択
される。

【００３７】メモリセルアレイ１には、それぞれ１６ビ
ットのデータ記憶容量を有する同一構成のメモリセルユ
ニット１００、１０１、１１０、１１１がマトリクス状
に配置されている。図２にはメモリセルユニット１００
の内部構成のみを図示してある。メモリセルユニット１
００は、セル選択トランジスタＴＷ１０、ＴＷ１１…Ｔ
Ｗ１７、ＴＷ２０、ＴＷ２１…ＴＷ２７（ＴＷ１１〜Ｔ
Ｗ１６およびＴＷ２１〜ＴＷ２６は図示省略）と、メモ
リトランジスタＴＭ１０、ＴＭ１１…ＴＭ１７、ＴＭ２
０、ＴＭ２１…ＴＭ２７（ＴＭ１１〜ＴＭ１６およびＴ
Ｍ２１〜ＴＭ２６は図示省略）と、センスワード選択ト
ランジスタＴＳＷ１およびＴＳＷ２とを有する。

【００３８】メモリセルユニット１００において、セル
選択トランジスタＴＷ１０〜ＴＷ１７およびセンスワー
ド選択トランジスタＴＳＷ１のゲート電極はワードライ
ンＷＬ０に共通接続されており、セル選択トランジスタ
ＴＷ２０〜ＴＷ２７およびセンスワード選択トランジス
タＴＳＷ２のゲート電極はワードラインＷＬ１に共通接
続されている。セル選択トランジスタＴＷ１ｋおよびＴ
Ｗ２ｋのドレイン電極は、ビットラインＢＬ０ｋに共通
接続されている。センスワード選択トランジスタＴＳＷ
１およびＴＳＷ２のドレイン電極は、センスラインＳＬ
０に共通接続されている。セル選択トランジスタＴＷ１
ｋのソース電極は、メモリトランジスタＴＭ１ｋのドレ
イン電極に接続されており、セル選択トランジスタＴＷ
２ｋのソース電極は、メモリトランジスタＴＭ２ｋのド
レイン電極に接続されている。センスワード選択トラン
ジスタＴＳＷ１のソース電極はメモリトランジスタＴＭ
１０〜ＴＭ１７の共通接続されたコントロールゲート電
極に接続されており、またセンスワード選択トランジス
タＴＳＷ２のソース電極はメモリトランジスタＴＭ２０
〜ＴＭ２７の共通接続されたコントロールゲート電極に
接続されている。メモリトランジスタＴＭのソース電極
は、アレイグラウンドＡＧに共通接続されている。アレ
イグラウンドＡＧは、このＥＥＰＲＯＭのグランドと分
離されている。セル選択トランジスタＴＷおよびセンス
ワード選択トランジスタＴＳＷは、アドレスビットＡ１
が”０”（ロー選択信号Ｒ０が”１”）のとき、すなわ
ちワードラインＷＬ０およびＷＬ１が選択されたときＯ
Ｎし、アドレスビットＡ１が”１”（ロー選択信号Ｒ０
が”０”）のときＯＦＦする。

【００３９】メモリセルユニット１００において、対と
なるセル選択トランジスタＴＷ１ｋとメモリトランジス
タＴＭ１ｋとはメモリセルＭＣ１ｋを構成し、また対と
なるセル選択トランジスタＴＷ２ｋとメモリトランジス
タＴＭ２ｋとはメモリセルＭＣ２ｋを構成する。従って
メモリセルユニット１００は１６個のメモリセルＭＣ１
０〜ＭＣ１７、ＭＣ２０〜ＭＣ２７を有する。

【００４０】ここで、上記のセル選択トランジスタＴＷ
とメモリトランジスタＴＭからなるメモリセルＭＣにつ
いて説明する。図３はこのメモリセルＭＣの詳細構成を
示す図である。図３において、セル選択トランジスタＴ
Ｗは、図２のワードラインＷＬに接続されるゲート電極
６１と、図２のビットラインＢＬに接続されるドレイン
電極６２と、ソース電極６３とを有する。またメモリト
ランジスタＴＭは、フローティングゲート７１と、図２
のセンスワード選択トランジスタＴＳＷを介してセンス
ラインＳＬに接続されるコントロールゲート７２と、セ
ル選択トランジスタＴＷのソース電極６３に接続される
ドレイン電極７３と、図２のアレイグラウンドに接続さ
れるソース電極７４とを有する。メモリトランジスタＴ
Ｍは、フローティングゲート７１に電荷を注入し、ある
いはフローティングゲート７１から電荷を引き抜くこと
により、１ビットのデータを記憶するトランジスタであ
り、電気的に記憶データの書き換えが可能な不揮発性の
メモリトランジスタである。メモリトランジスタＴＭ
は、例えば、ポリシリコンのフローティングゲート７１
の上に絶縁膜を介してポリシリコンのコントロールゲー
ト７２を積層形成し、フローティングゲート７１の下面
とトランジスタのチャネル表面との間にトンネル酸化膜
を形成した構造を有し、このような構造をＦＬＯＴＯＸ
（フローティングトンネルオキサイド）型と称する。

【００４１】メモリトランジスタＴＭにおいて、フロー
ティングゲート７１に電荷を注入することを「データを
書き込む」と称し、フローティングゲート７１から電荷
を引き抜くことを「データを消去する」と称する。ここ
では、データの書き込みとデータ”０”を対応させ、デ
ータの消去とデータ”１”とを対応させる。すなわちデ
ータ”０”をメモリトランジスタＴＭに記憶させる（メ
モリトランジスタＴＭのデータを”０”に書き換える）
ということは、メモリトランジスタＴＭにデータを書き
込むことを意味し、またデータ”１”をメモリトランジ
スタＴＭに記憶させる（メモリトランジスタＴＭのデー
タを”１”に書き換える）ということは、メモリトラン
ジスタＴＭのデータを消去ことを意味する。

【００４２】データの書き込みによりメモリトランジス
タＴＭにデータ”０”を記憶させるときには、例えば、
ワードラインＷＬ（ゲート電極６１）およびセンスライ
ンＳＬ（コントロールゲート７１）を２０［Ｖ］、ビッ
トラインＢＬ（ドレイン電極６２）およびアレイグラウ
ンドＡＧ（ソース電極７４）を０［Ｖ］にする。このと
きセル選択トランジスタＴＷがＯＮするのでドレイン電
極７３は０［Ｖ］となる。これによりメモリトランジス
タＴＭのソースおよびドレインからフローティングゲー
ト７１に電荷が注入される。

【００４３】また、データの消去によりメモリトランジ
スタＴＭにデータ”１”を記憶させるときには、例え
ば、ワードラインＷＬおよびビットラインＢＬを２０
［Ｖ］、センスラインＳＬを０［Ｖ］、アレイグラウン
ドＡＧを開放にする。このときセル選択トランジスタＴ
ＷがＯＮするので、メモリトランジスタＴＭのドレイン
電極７３は２０［Ｖ］となる。これによりフローティン
グゲート７１からドレインに電荷が引き抜かれる。メモ
リトランジスタＴＭは、コントロールゲート７２に印加
される電圧が、しきい値電圧以下のときＯＮし、しきい
値電圧以上のときＯＦＦする。メモリトランジスタＴＭ
においては、データが書き込まれたときのしきい値電圧
Ｖｔ０は、データが消去されたときのしきい値電圧Ｖｔ
１に比べて低くなる。

【００４４】また、メモリトランジスタＴＭの記憶デー
タを読み出すときには、例えば、ワードラインＷＬを５
［Ｖ］、センス電圧（センスラインＳＬの電圧）を２
［Ｖ］、アレイグラウンドＡＧを０［Ｖ］にする。セン
ス電圧は上記のしきい値電圧Ｖｔ０とＶｔ１の間の電圧
になるように設定する。このときセル選択トランジスタ
ＴＷはＯＮする。またメモリトランジスタＴＭは、記憶
データが”０”のときＯＮし、記憶データが”１”のと
きＯＦＦのままである。従って、ビットラインＢＬは、
記憶データが”０”のとき０［Ｖ］となり、記憶データ
が”１”のとき開放となる。すなわちデータの読み出し
においては、記憶データ”１”とトランジスタＴＷのＯ
ＦＦとを対応させ、記憶データ”０”とトランジスタＴ
ＷのＯＮとを対応させる。

【００４５】メモリセルユニット１００において、セル
選択トランジスタＴＷ１ｋおよびメモリトランジスタＴ
Ｍ１ｋからなるメモリセルＭＣ１ｋと、セル選択トラン
ジスタＴＷ２ｋおよびメモリトランジスタＴＭ２ｋから
なるメモリセルＭＣ２ｋとは、本発明の誤り訂正回路Ｅ
Ｃｋを構成している。従ってメモリセルユニット１００
は、８個の誤り訂正回路ＥＣ０、ＥＣ１…ＥＣ７を有す
る。メモリセルＭＣ１ｋとＭＣ２ｋとは、同じビットラ
インＢＬ０ｋに接続しており、データ記憶動作において
メモリセルユニット１００が選択されたときに、ワード
ビットＤｋをメモリトランジスタＴＭ１ｋおよびＴＭ２
ｋにそれぞれ記憶し、またデータ読み出し動作において
メモリセルユニット１００が選択されたときに、メモリ
トランジスタＴＭ１ｋに記憶されたワードビットＤｋ
と、メモリトランジスタＴＭ２ｋに記憶されたワードビ
ットＤｋとを、ともにビットラインＢＬ０ｋに出力す
る。すなわち同一データを記憶し、記憶しているデータ
を同じビットラインに同時に出力する。

【００４６】メモリセルユニット１０１、１１０、１１
０の内部構成は、メモリセルユニット１００と同じであ
る。ただしワードラインＷＬ等との接続においてメモリ
セルユニット１０１、１１０、１１０とメモリセルユニ
ット１００とは以下の点で異なる。メモリセルユニット
１０１および１１１において、セル選択トランジスタＴ
Ｗ１ｋおよびＴＷ２ｋのドレイン電極はビットラインＢ
Ｌ１ｋに接続されており、センスワード選択トランジス
タＴＳＷのドレイン電極はセンスラインＳＬ１に接続さ
れている。またメモリセルユニット１１０および１１１
において、セル選択トランジスタＴＷ１０〜ＴＷ１７の
ゲート電極およびセンスワード選択トランジスタＴＳＷ
１のゲート電極は、ワードラインＷＬ２に共通接続され
ており、セル選択トランジスタＴＷ２０〜ＴＷ２７のゲ
ート電極およびセンスワード選択トランジスタＴＳＷ２
のゲート電極は、ワードラインＷＬ３に共通接続されて
いる。

【００４７】メモリセルアレイ１においては、アドレス
データＡ０、Ａ１に応じてロー（ワードラインＷＬ）お
よびコラム（ビットラインＢＬ）がそれぞれ選択される
ことにより、メモリセルユニット１００、１０１、１１
０、１１０のいずれかが選択される。例えば、アドレス
ビットＡ０が論理レベル”０”、Ａ１が論理レベル”
１”のときは、アドレスデコーダＡＤＲ１からのロー選
択信号Ｒ１が”１”となり、コラム選択トランジスタＴ
Ｃ００〜ＴＣ０７がＯＮすることにより、メモリセルユ
ニット１１０が選択され、メモリセルユニット１１０の
セル選択トランジスタＴＷ１０〜ＴＷ１７、ＴＷ２０〜
ＴＷ２７、およびセンスワード選択トランジスタＴＳＷ
１、ＴＳＷ２がＯＮする。

【００４８】センスアンプ部４は、同一構成の８個のセ
ンスアンプＳＡ０〜ＳＡ７（ＳＡ１〜ＳＡ６は図示省
略）を有する。センスアンプＳＡｋ（ｋは０〜７のいず
れかの整数）は、ワードビットＤｋが”１”であるか”
０”であるかを検出するものであり、その入力端子ＩＮ
はコラム選択トランジスタＴＣ０ｋおよびＴＣ１ｋの共
通ドレイン電極に接続されており、その出力端子ＯＵＴ
はデータバスＤＢｋに接続されている。

【００４９】図４はセンスアンプＳＡの内部構成を示す
図である。図４においてセンスアンプＳＡは、入力端子
ＩＮと正電源ＶＤＤとの間に設けられた抵抗Ｒと、入力
端子ＩＮと出力端子ＯＵＴとの間に直列に設けられた２
つのインバータＩＮＶ１、ＩＮＶ２からなる。センスア
ンプＳＡは、検出データが”０”のとき、”Ｌ”レベル
を出力し、検出データが”１”のとき、”Ｈ”レベルを
出力する。メモリセルトランジスタＴＭがデータ消去さ
れている（ＴＭにデータ”１”が記憶されている）とき
は、メモリセルトランジスタＴＭはＯＦＦであり、ビッ
トラインＢＬは開放となるので、入力端子ＩＮは抵抗Ｒ
により電源ＶＤＤにプルアップされ、”Ｈ”レベルとな
る。またメモリセルトランジスタＴＭにデータ書き込み
されている（ＴＭにデータ”０”が記憶されている）と
きは、メモリセルトランジスタＴＭはＯＮであり、ビッ
トラインＢＬは０［Ｖ］となるので、抵抗Ｒからメモリ
セルに電流が流れ、入力端子ＩＮは抵抗Ｒによりインバ
ータＩＮＶ２のスレッショルド電圧よりも低くなり、出
力端子ＯＵＴは”Ｌ”レベルとなる。

【００５０】すなわち、図２に示す第１の実施形態のＥ
ＥＰＲＯＭが図１のＥＥＰＲＯＭと異なる点は、ローデ
コード部２の１つのアドレスデコーダＡＤＲに２本のワ
ードラインＷＬを接続することにより２本のワードライ
ンＷＬを同時に選択できるように構成されており、メモ
リセルアレイ１のメモリセルユニット１００、１０１、
１１０、１１１が、同時に選択される２本のワードライ
ンＷＬにそれぞれ接続され、同一のビットラインに接続
された２つのメモリセルからなる誤り訂正回路ＥＣによ
り構成されているという点である。以下、メモリセルユ
ニット１００、１０１、１１０、１１１のメモリセルの
ように、誤り訂正回路を構成するメモリセルを冗長メモ
リセルと称する。メモリセルユニット１００、１０１、
１１０、１１１の誤り訂正回路ＥＣは２ビットの冗長メ
モリセルからなるので２ビット冗長の誤り訂正回路と称
する。またメモリセルユニット１００、１０１、１１
０、１１１のように、誤り訂正回路により構成されてお
り、１ビットの入力データを複数（この場合は２つ）の
冗長メモリセルに記憶させるメモリセルユニット（１ワ
ードの入力データを記憶するメモリセルの単位）を冗長
メモリセルユニットと称する。これに対し、図１のＥＥ
ＰＲＯＭのメモリセルユニット５００、５０１、５１
０、５１１のように１ビットの入力データを１つのメモ
リセルに記憶するメモリセルユニットを非冗長メモリセ
ルユニットと称する。またメモリセルユニット５００、
５０１、５１０、５１１のメモリセルのように、誤り訂
正回路を構成しないメモリセルを非冗長メモリセルと称
する。

【００５１】ここで本発明の誤り訂正回路ＥＣにおける
記憶データの誤り訂正原理について説明する。メモリセ
ルの不具合によりメモリセルから読み出したデータが誤
りとなる場合には、”０”として記憶されたデータが”
１”として読み出される場合と、”１”として記憶され
たデータが”０”として読み出される場合とがある。メ
モリセルが、”０”として記憶したデータを”１”とし
て出力するようにのみ不具合を生ずるものである、ある
いは”１”として記憶したデータを”０”として出力す
るようにのみ不具合を生ずるものであるときには、１ビ
ットの入力データを複数のメモリセルに記憶させ、デー
タ読み出しの際にこれらのメモリセルに記憶されている
データのＡＮＤあるいはＯＲをとったデータを読み出し
データとすれば、上記メモリセルの不具合による読み出
しデータの誤りを訂正することができる。その理由は、
上記複数のメモリセル全てに不具合が生ずる可能性は極
めて低く、同一データを記憶した複数のメモリセルのう
ちのいずれかに不具合が生じても、上記複数のメモリセ
ルのそれぞれの記憶データのＡＮＤあるいはＯＲをとっ
たデータは正常なメモリセルの記憶データと同じものと
なり、不具合を生じたメモリセルのデータの反転データ
となるからである。例えば、”０”として記憶したデー
タを”１”として出力するようにのみ不具合を生ずるメ
モリセルを用いた場合には、上記複数のメモリセルのそ
れぞれの記憶データのＡＮＤをとれば、いずれかのメモ
リセルで不具合が発生しても、正しいデータを読み出す
ことができる。図３に示したメモリセルＭＣは、”０”
として記憶したデータを”１”として出力するようにの
み不具合を生じ、”１”として記憶したデータを”０”
として出力するように不具合を生ずることがない。

【００５２】図３に示したメモリセルにおける不具合
は、メモリトランジスタＴＭのコントロールゲート７１
に注入した電荷が抜けることによってのみ生じる。すな
わち、メモリセルＭＣにおける不具合はメモリトランジ
スタＴＭがデータ書き込み状態（”０”を記憶した状
態）からデータ消去状態（”１”を記憶した状態）に変
化してしまうことにより発生し、これと逆の変化は発生
しない。またデータ読み出しの際に、”０”を記憶した
メモリトランジスタＴＭはＯＮとなり、”１”を記憶し
たメモリトランジスタＴＭはＯＦＦとなるので、誤り訂
正回路を構成する複数のメモリセルＭＣの出力端子（セ
ル選択トランジスタＴＷのレイン端子６２）を共通接続
する（同一のビットラインＢＬに接続する）ことによ
り、上記複数のメモリセルＭＣのそれぞれの記憶データ
のＡＮＤをとったデータを上記共通接続端子（上記ビッ
トラインＢＬ）に出力することができる。メモリセルＭ
Ｃを２つ用いて構成した誤り訂正回路においてデータ誤
りが発生する確率は、図３に示したメモリセルを単独で
用いた場合の数千分の１となる。

【００５３】次に図２に示した第１の実施形態のＥＥＰ
ＲＯＭの動作について説明する。まず、データの記憶動
作について説明する。アドレスデータＡ１、Ａ０に基づ
いて、いずれかのメモリセルユニットを選択し、選択さ
れたメモリセルユニットの全てのメモリトランジスタＴ
Ｍのデータを消去し、そのあとデータバスＤＢ７〜ＤＢ
０から入力されたワードデータＤ７〜Ｄ０をメモリトラ
ンジスタＴＭに書き込む。すなわち、全てのメモリトラ
ンジスタＴＭのフローティングゲート７１に電荷を注入
し、そのあと”１”のワードビットＤｋに対応するメモ
リトランジスタＴＭのコントロールゲート７１から電荷
を引き抜く。ワードビットＤｋは、２つのメモリトラン
ジスタＴＭ１ｋおよびＴＭ２ｋに記憶される。例えば、
アドレスビットＡ１が”０”、Ａ０が”０”であるとき
は、以下のようにして、メモリセルユニット１００が選
択され、入力されたワードデータＤ７〜Ｄ０がメモリセ
ル１００に記憶される。

【００５４】アドレスデコーダＡＤＣ０が”１”のコラ
ム選択信号Ｃ０を出力し、コラム選択トランジスタＴＣ
００〜ＴＣ０７がＯＮし、ビットラインＢＬ００〜ＢＬ
０７が選択される。また図示しないロー制御回路により
ワードラインＷＬ０およびＷＬ１が選択され、これらの
ワードラインＷＬ０、ＷＬ１にメモリトランジスタＴＭ
のデータ消去のための所定の電圧（図３の説明において
上述した電圧）を印加する。また図示しないセンス制御
回路によりセンスラインＳＬ０が選択される。選択され
たビットラインＢＬ００〜ＢＬ０７、ワードラインＷＬ
０、ＷＬ１、センスラインＳＬ０には、図示しないコラ
ム選択回路、ロー制御回路、センス制御回路によりメモ
リトランジスタＴＭのデータ消去のための所定の電圧
（図３の説明において上述した電圧）が印加され、これ
によりメモリセルユニット１００のセル選択トランジス
タＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、センスワ
ード選択トランジスタＴＳＷ１、ＴＳＷ２がＯＮし、メ
モリセルユニット１００のメモリトランジスタＴＭ１０
〜ＴＭ１７、ＴＭ２０〜ＴＭ２７のフローティングゲー
ト７１から電荷が引き抜かれる（メモリセルユニット１
００の全てのメモリトランジスタＴＭに”１”が記憶さ
れる）。次にロー制御回路、センス制御回路は、ワード
ラインＷＬ０、ＷＬ１、センスラインＳＬ０に、メモリ
トランジスタＴＭにデータを書き込むための所定の電圧
（図３の説明において上述した電圧）を印加する。また
コラム制御回路は、”１”のワードビットＤｋに対応す
るビットラインＢＬｋに、メモリトランジスタＴＭにデ
ータを書き込むための所定の電圧（図３の説明において
上述した電圧）を印加する。例えば、ワードビットＤ７
〜Ｄ４が”０”、Ｄ３〜Ｄ０が”１”のときは、ビット
ラインＢＬ０７〜ＢＬ０４にデータ書き込みのための電
圧が印加される。これにより、メモリセルユニット１０
０のメモリトランジスタＴＭ１７〜ＴＭ１４、ＴＭ２７
〜ＴＭ２４のフローティングゲート７１に電荷が注入さ
れる（メモリセルユニット１００のこれらのメモリトラ
ンジスタＴＭに”０”が記憶される）。以上により、メ
モリセルユニット１００のメモリセルＭＣ１７〜ＭＣ１
４、ＭＣ２７〜ＭＣ２４に”０”が記憶され、ＭＣ１３
〜ＭＣ１０、ＭＣ２３〜ＭＣ２０に”１”が記憶され
る。すなわち誤り訂正回路ＥＣｋを構成するメモリセル
ＭＣ１ｋとＭＣ２ｋには、同一データＤｋが記憶され
る。尚、他のメモリセルユニットが選択されたときのデ
ータの記憶動作も上記と同様である。

【００５５】次に、データの読み出し動作について説明
する。アドレスデータＡ１、Ａ０に基づいて、いずれか
のメモリセルユニットを選択し、選択されたメモリセル
ユニットに記憶されたワードデータＤ７〜Ｄ０を読み出
す。例えば、アドレスビットＡ１が”０”、Ａ０が”
０”であるときは、以下のようにして、メモリセルユニ
ット１００が選択され、メモリセルユニット１００に記
憶されているワードデータＤ７〜Ｄ０がデータバスＤＢ
７〜ＤＢ０に読み出される。

【００５６】アドレスデコーダＡＤＲ０が”１”のロー
選択信号Ｒ０を出力し、ワードラインＷＬ０およびＷＬ
１が選択され、メモリセルユニット１００のセル選択ト
ランジスタＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、
センスワード選択トランジスタＴＳＷ１、ＴＳＷ２がＯ
Ｎする。またアドレスデコーダＡＤＣ０が”１”のコラ
ム選択信号Ｃ０を出力し、コラム選択トランジスタＴＣ
００〜ＴＣ０７がＯＮし、ビットラインＢＬ００〜ＢＬ
０７が選択される。また制御回路によりセンスラインＳ
Ｌ０が選択され、センスラインＳＬ０にセンスライン電
圧が印加される。センスライン電圧は、図３の説明にお
いて上述したように、例えば２［Ｖ］である。またアレ
イグラウンドＡＧには図３の説明において上述したよう
に０［Ｖ］が印加される。これにより、メモリセルユニ
ット１００において、”０”を記憶しているメモリトラ
ンジスタＴＭはＯＮし、”１”を記憶しているメモリト
ランジスタＴＭはＯＦＦしたままとなる。メモリセルユ
ニット１００のメモリセルトランジスタＴＭ１７〜ＴＭ
１４、ＴＭ２７〜ＴＭ２４に”０”が記憶され、ＴＭ１
３〜ＴＭ１０、ＴＭ２３〜ＴＭ２０に”１”が記憶され
ているものとすると、メモリトランジスタＴＭ１７〜Ｔ
Ｍ１４、ＴＭ２７〜ＴＭ２４がＯＮする。これによりビ
ットラインＢＬ０７〜ＢＬ０４にはセンスアンプＳＡ７
〜ＳＡ４の入力端子ＩＮから電流が流れ、センスアンプ
ＳＡ７〜ＳＡ４はワードビットＤ７〜Ｄ４として”０”
を検出する。またビットラインＢＬ０３〜ＢＬ００は解
放となり、これらには電流が流れず、センスアンプＳＡ
３〜ＳＡ０はワードビットＤ３〜Ｄ０として”１”を検
出する。センスアンプＳＡ７〜ＳＡ０は検出したワード
ビットＤ７〜Ｄ０をそれぞれデータバスＤＢ７〜ＤＢ０
に出力する。すなわち、メモリトランジスタＴＭが正常
であるときは、”０”を記憶したメモリトランジスタＴ
Ｍ１ｋおよびＴＭ２ｋはともにＯＮし、センスアンプＳ
Ａｋは”０”を検出する。また”１”を記憶したメモリ
トランジスタＴＭ１ｋおよびＴＭ２ｋはともにＯＦＦの
ままであり、センスアンプＳＡｋは”１”を検出する。

【００５７】ここで、”０”を記憶させたメモリトラン
ジスタＴＭ１ｋとＴＭ２ｋのいずれか、例えばメモリト
ランジスタＴＭ１７で、フローティングゲート７１から
電荷が抜け、その記憶データが”１”に変化してしまっ
たとする（メモリトランジスタＴＭは上述したように、
記憶データ”０”が”１”となるようにのみ不具合を生
じる）。このとき、メモリトランジスタＴＭ１７はＯＦ
Ｆのままとなってしまうが、ＴＭ１７とともに誤り訂正
回路ＥＣ７を構成するＴＭ２７は正常にＯＮするので、
ビットラインＢＬ０７にはセンスアンプＳＡ７から正常
に電流が流れ、センスアンプＳＡ７は、正しいデータ”
０”を検出する。センスアンプＳＡ７はメモリトランジ
スタＴＭ１７とＴＭ２７に記憶されているデータのＡＮ
Ｄをとったデータを検出したこととなり、これにより正
しいデータを読み出すことができたことになる。すなわ
ち、メモリセルＭＣ１ｋとＭＣ２ｋに同一データＤｋを
記憶しておき、メモリセルＭＣ１ｋとＭＣ２ｋに記憶さ
れているデータのＡＮＤをとったデータを読み出しデー
タとすることにより、メモリトランジスタＴＭ１ｋとＴ
Ｍ２ｋのいずれかに不具合が生じても、正常なメモリト
ランジスタＴＭに記憶された正しいデータを読み出すこ
とができる。上記メモリトランジスタＴＭ１ｋとＴＭ２
ｋに同一データを記憶する手段は特別に設ける必要はな
く、メモリセルＭＣ１ｋとＭＣ２ｋとが同時に選択され
るように、例えばワードラインＷ０とＷ１とを同一のア
ドレスデコーダＡＤＲ０に接続するだけで良い。上記Ａ
ＮＤをとったデータを生成する手段は、メモリセルＭＣ
１ｋとＭＣ２ｋのデータ出力電極が接続された同一のビ
ットラインＢＬｋであり、特別に設ける必要はない。

【００５８】このように第１の実施形態によれば、同じ
データを複数のメモリセルに記憶させておき、データ読
み出しの際に、上記複数のメモリセルに記憶されている
それぞれのデータのＡＮＤをとったデータを読み出しデ
ータとすることにより、メモリセルの誤り率が非常に低
くなり、誤り訂正機能を持たないＥＥＰＲＯＭにおい
て、複数のメモリセルのワードラインが同時に”１”と
なるようにワードラインを接続するという非常に簡単な
回路構成で誤り訂正が可能となる。

【００５９】第２の実施形態 上記第１の実施形態のように、メモリセルアレイの全て
の領域を２ビット冗長領域とすると、メモリセルアレイ
のデータ記憶容量が図１のＥＥＰＲＯＭの２倍必要とな
りチップ面積の増大を招く。また３ビット冗長領域にす
ると３倍必要になる。通常はメモリセルアレイのある特
定領域のみに低い誤り率を求めることが多い。第２の実
施形態は、メモリセルアレイの特定の領域だけを冗長領
域としてこの領域に誤り訂正回路を設け、その他の領域
を非冗長領域とすることにより、チップ面積の増加も防
ぎ、かつ特定領域の誤り率の低下を達成できるようにし
たことを特徴とする。

【００６０】図５は本発明の第２の実施形態のＥＥＰＲ
ＯＭの構成を示す図である。ここでは、アドレスデータ
を３ビット構成、ワードデータを８ビット構成とする。
アドレスビットをＡ２、Ａ１、Ａ０とし、ワードビット
をＤ７、Ｄ６…Ｄ１とする。アドレスビットＡ０はコラ
ム選択のためのビットデータであり、アドレスビットＡ
２、Ａ１はロー選択のためのビットデータである。尚、
図５と図２において同一符号を付したものは同じものを
示す。

【００６１】図５に示す第２の実施形態のＥＥＰＲＯＭ
は、メモリセルアレイ６と、３本のアドレスバスＡＢ
０、ＡＢ１、ＡＢ２と、ローデコード部７と、コラムデ
コード部３と、センスアンプ部４と、８本のデータバス
ＤＢ０〜ＤＢ７（ＤＢ１〜ＤＢ６は図示省略）とを有す
る。アドレスバスＡＢ０にはアドレスビットＡ０が入力
され、アドレスバスＡＢ１にはアドレスビットＡ１が入
力される。アドレスバスＡＢ２にはアドレスビットＡ２
が入力される。尚、図５にはデータの読み出し動作をす
るための回路のみ示してあり、データの記憶動作をする
ための回路は図示していない。

【００６２】ローデコード部７は、その第１の入力端子
がアドレスバスＡＢ１に共通接続され、その第２の入力
端子がアドレスバスＡＢ２に共通接続されているアドレ
スデコーダＡＤＲ２、ＡＤＲ３、ＡＤＲ４、ＡＤＲ５を
有する。アドレスデコーダＡＤＲ２の出力端子はワード
ラインＷＬ０およびＷＬ１に接続され、アドレスデコー
ダＡＤＲ３の出力端子はワードラインＷＬ２に接続さ
れ、アドレスデコーダＡＤＲ４の出力端子はワードライ
ンＷＬ３に接続され、アドレスデコーダＡＤＲ５の出力
端子はワードラインＷＬ４に接続されている。アドレス
デコーダＡＤＲ２〜ＡＤＲ５は、入力されたアドレスビ
ットＡ２、Ａ１に応じてそれぞれロー選択信号Ｒ０、Ｒ
１、Ｒ２、Ｒ３を出力する。

【００６３】図６はアドレスデコーダＡＤＲ２〜ＡＤＲ
５の内部構成を示す図であり、（ａ）はＡＤＲ２、
（ｂ）はＡＤＲ３、（ｃ）はＡＤＲ４、（ｄ）はＡＤＲ
５をそれぞれ示す。ＡＤＲ２は、インバータＩＮＶ３、
ＩＮＶ４と、アンドゲートＡＮＤ１とを有し、ロー選択
信号Ｒ０を出力する。ＡＮＤ１の第１の入力端子にはＩ
ＮＶ３を介してアドレスビットＡ１が入力され、ＡＮＤ
１の第２の入力端子にはＩＮＶ４を介してアドレスビッ
トＡ２が入力される。ＡＤＲ３は、インバータＩＮＶ５
と、アンドゲートＡＮＤ２とを有し、ロー選択信号Ｒ１
を出力する。ＡＮＤ２の第１の入力端子にはアドレスビ
ットＡ１が入力され、ＡＮＤ２の第２の入力端子にはＩ
ＮＶ５を介してアドレスビットＡ２が入力される。ＡＤ
Ｒ４は、インバータＩＮＶ６と、アンドゲートＡＮＤ３
とを有し、ロー選択信号Ｒ２を出力する。ＡＮＤ３の第
１の入力端子にはＩＮＶ６を介してアドレスビットＡ１
が入力され、ＡＮＤ３の第２の入力端子にはアドレスビ
ットＡ２が入力される。ＡＤＲ５は、アンドゲートＡＮ
Ｄ４からなり、ロー選択信号Ｒ３を出力する。ＡＮＤ４
の第１の入力端子にはアドレスビットＡ１が入力され、
ＡＮＤ４の第２の入力端子にはアドレスビットＡ２が入
力される。アドレスビットＡ２、Ａ１が”０、０”のと
き、ロー選択信号Ｒ０は”１”、Ｒ２〜Ｒ４は”０”と
なり、ワードラインＷＬ０およびＷＬ１が選択される。
同様に、Ａ２、Ａ１が”０、１”のときには、Ｒ１のみ
が”１”となり、ワードラインＷＬ２が選択される。Ａ
２、Ａ１が”１、０”のときには、Ｒ２のみが”１”と
なり、ワードラインＷＬ３が選択される。Ａ２、Ａ１
が”１、１”のときには、Ｒ３のみが”１”となり、ワ
ードラインＷＬ４が選択される。

【００６４】図５に戻り、メモリセルアレイ６には、そ
れぞれ１６ビットのデータ容量を有する同一構成の冗長
メモリセルユニット１００、１０１と、８ビットのデー
タ容量を有する同一構成の非冗長メモリセルユニット５
１０、５１１、５２０、５２１、５３０、５３１がマト
リクス状に配置されている。図５にはメモリセルユニッ
ト１００の内部構成のみを図示してある。冗長メモリセ
ルユニット１００、１０１は、それぞれ図２に示した同
一符号の冗長メモリセルユニットと同じである。また非
冗長メモリセルユニット５１０、５１１は図１に示した
同一符号の非冗長メモリセルユニットと同じである。非
冗長メモリセルユニット５２０、５２１における８個の
セル選択トランジスタのゲート電極およびセル選択トラ
ンジスタのゲート電極は、ワードラインＷＬ２に接続さ
れ、非冗長メモリセルユニット５３０、５３１における
８個のセル選択トランジスタのゲート電極およびセル選
択トランジスタのゲート電極は、ワードラインＷＬ３に
接続されている。また非冗長メモリセルユニット５２
０、５３０におけるセル選択トランジスタＴＷｋのドレ
イン電極は、ビットラインＢＬ０ｋに接続されており、
また非冗長メモリセルユニット５２１、５３１における
セル選択トランジスタＴＷｋのドレインは、ビットライ
ンＢＬ１ｋに接続されている。

【００６５】すなわち図５に示す第２の実施形態のＥＥ
ＰＲＯＭは、メモリセルアレイ６を冗長領域と非冗長領
域とに分割し、冗長領域に冗長メモリセルユニット１１
０および１１１を設け、非冗長領域に非冗長メモリユニ
ット５１０、５１１、５２０、５２１、５３０、５３１
を設けたものであり、上記第１の実施形態のＥＥＰＲＯ
Ｍ（図２参照）のように、メモリセルアレイ１の全領域
を冗長領域としたものとは異なる。またワードラインＷ
Ｌ０およびＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を択一的に
選択するために、コラム選択のためのアドレスビットを
２ビットとし、アドレスバスＡＢ２を設け、ローデコー
ド部７が２ビットのアドレスデータをデコードできるよ
うにしている。

【００６６】次に図５に示す本発明の第２の実施形態の
ＥＥＰＲＯＭの動作を説明する。まず、データ読み出し
動作について説明する。アドレスデータＡ２、Ａ１、Ａ
０に基づいて、いずれかのメモリセルユニットを選択
し、選択されたメモリセルユニットに記憶されたワード
データＤ７〜Ｄ０を読み出す。

【００６７】アドレスデータＡ２、Ａ１、Ａ０＝”０、
０、０”であるときは、以下のようにして、冗長メモリ
セルユニット１００が選択される。アドレスデータＡ
２、Ａ１＝”０、０”なので、アドレスデコーダＡＤＲ
２において、アンドゲートＡＮＤ１の２つの入力端子が
ともに”１”となり、ロー選択信号Ｒ０が”１”とな
る。アドレスデコーダＡＤＲ３〜ＡＤＲ５のアンドゲー
トＡＮＤ２〜ＡＮＤ４の２つの入力端子のいずれかは”
０”となり、ロー選択信号Ｒ１〜Ｒ３は”０”となる。
これにより、ワードラインＷＬ０およびＷＬ１が選択さ
れる。またアドレスデータＡ０＝”０”なので、アドレ
スデコーダＡＤＣ０は”１”のコラム選択信号Ｃ０を出
力し、コラム選択トランジスタＴＣ００〜ＴＣ０７がＯ
Ｎし、ビットラインＢＬ００〜ＢＬが選択される。これ
以降のデータ読み出し動作は上記第１の実施形態と同様
であり、誤り訂正回路ＥＣｋ（ｋは０〜７のいずれかの
正数）を構成する２つのメモリセルＭＣ１ｋおよびＭＣ
２ｋに記憶されているそれぞれのデータのＡＮＤをとっ
たデータがワードデータＤｋとして読み出される。また
アドレスデータＡ２、Ａ１、Ａ０＝”０，０，１”であ
るときは、冗長メモリセルユニット１００が選択され
る。冗長メモリセルユニット１０１からのデータの読み
出し動作は、上記冗長メモリセルユニット１００からの
データ読み出し動作と同様である。

【００６８】また、アドレスデータＡ２、Ａ１、Ａ０
＝”０，１，０”であるときは、以下のようにして、非
冗長メモリセルユニット５１０が選択される。アドレス
データＡ２、Ａ１＝”０，１”なので、アドレスデコー
ダＡＤＲ３において、アンドゲートＡＮＤ２の２つの入
力端子がともに”１”となり、ロー選択信号Ｒ１が”
１”となる。アドレスデコーダＡＤＲ２、ＡＤＲ４、Ａ
ＤＲ５のアンドゲートＡＮＤ１、ＡＮＤ３、ＡＮＤ４の
２つの入力端子のいずれかは”０”となり、ロー選択信
号Ｒ０、Ｒ２、Ｒ３は”０”となる。これにより、ワー
ドラインＷＬ２が選択される。またアドレスデータＡ０
＝”０”なので、ビットラインＢＬ００〜ＢＬ０７が選
択される。これ以降のデータ読み出し動作は図１のＥＥ
ＰＲＯＭと同様であり、非冗長メモリセルユニット５１
０のメモリセルトランジスタＴＭｋに記憶されているデ
ータがワードデータＤｋとして読み出される。またアド
レスデータＡ２、Ａ１、Ａ０＝”０，１，１”、”１，
０，０”、”１，０，０”、”１，１，０”、”１，
１，０”であるときは、非冗長メモリセルユニット５１
０、５１１、５２０、５２１、５３０、５３１がそれぞ
れ選択される。尚、冗長メモリセルユニット１００、１
０１におけるデータ記憶動作は、上記第１の実施形態と
同様であり、非冗長メモリセルユニット１００、１０１
におけるデータ記憶動作は、上記第１の実施形態と同様
であり、また非冗長メモリセルユニット５１０、５１
１、５２０、５２１、５３０、５３１におけるデータ記
憶動作は、図１のＥＥＰＲＯＭと同様である。

【００６９】３ビットのアドレスデータＡ２、Ａ１、Ａ
０に対して、上記第１の実施形態のようにメモリセルア
レイの全ての領域を冗長領域とした場合には、メモリセ
ルアレイに１６バイトのメモリセルが必要となる。しか
しアドレスＡ２、Ａ１、Ａ０＝”０，０，０”、”０，
０，１”の２つの領域だけを冗長領域として冗長メモリ
セルユニット１００、１０１を配置し、この２つの領域
の誤り率を低下させ、その他の領域を非冗長領域として
非冗長メモリセルユニット５１０、５１１、５２０、５
２１、５３０、５３１を配置にした図５に示す第２の実
施形態の場合には、メモリセルアレイを１０バイトのメ
モリセルで構成できる。

【００７０】このように第２の実施形態によれば、メモ
リセルアレイを冗長領域と非冗長領域に分けることによ
り、チップ面積の増加を防ぎ、しかも誤り率の低下も達
成できる。また冗長領域としたい複数のメモリセルに対
応する複数のワードラインが同時に選択されるように接
続を変更するだけで、冗長領域と非冗長領域からなるメ
モリセルアレイを簡単に実現することができる。

【００７１】尚、同様にして、非常にセキュリティを要
するメモリセルアレイの特定領域を、３バイト冗長領
域、あるいは４バイト冗長領域とすることも可能であ
る。

【００７２】第３の実施形態 上記第２の実施形態においては、メモリセルアレイにお
ける冗長領域が予め決まっていたので、用途によって冗
長領域の変更ができない。また、冗長ビット数（１つの
誤り訂正回路を構成するメモリセル数）も固定なので、
さらに誤り率を低くする場合（例えば、３ビット冗長）
への変更ができない。第３の実施形態はプログラマブル
にロー選択のアドレスデコードを制御することによっ
て、上記の問題を解決したことを特徴とするものであ
る。

【００７３】図７は本発明の第３の実施形態のＥＥＰＲ
ＯＭの構成を示す図である。アドレスビットＡ０はコラ
ム選択のためのビットデータであり、アドレスビットＡ
２、Ａ１はロー選択のためのビットデータである。尚、
図７と図２または図５とにおいて同一符号を付したもの
は同じものを示す。

【００７４】図７に示す第３の実施形態のＥＥＰＲＯＭ
は、メモリセルアレイ８と、３本のアドレスバスＡＢ
０、ＡＢ１、ＡＢ２と、ローデコード部９と、コラムデ
コード部３と、センスアンプ部４と、８本のデータバス
ＤＢ０〜ＤＢ７（ＤＢ１〜ＤＢ６は図示省略）とを有す
る。尚、図７にはデータの読み出し動作をするための回
路のみ示してあり、データの記憶動作をするための回路
は図示していない。

【００７５】ローデコード部９は、デコーダコントロー
ル回路ＤＣと、アドレスデコーダＡＤＲ６、ＡＤＲ７、
ＡＤＲ８とを有する。デコーダコントロール回路ＤＣ
は、外部からの設定に従って”０”または”１”のコン
トロール信号Ｅ１、Ｅ２、Ｅ３を出力する。ここで
は、”０”と”Ｌ”レベルを対応させ、”１”と”Ｈ”
レベルを対応させる。

【００７６】アドレスデコーダＡＤＲ６の２つの入力端
子には、アドレスビットＡ２、Ａ１がそれぞれ入力さ
れ、ＡＤＲ６の出力端子はワードラインＷＬ０に接続さ
れている。このＡＤＲ６はロー選択信号Ｒ０を出力す
る。アドレスデコーダＡＤＲ７の３つの入力端子には、
アドレスビットＡ２、Ａ１、ロー選択信号Ｒ０、コント
ロール信号Ｅ１がそれぞれ入力され、ＡＤＲ７の出力端
子はワードラインＷＬ１に接続されている。このＡＤＲ
７はロー選択信号Ｒ１を出力する。アドレスデコーダＡ
ＤＲ８の６つの入力端子には、アドレスビットＡ２、Ａ
１、ロー選択信号Ｒ０、Ｒ１、コントロール信号Ｅ２、
Ｅ３がそれぞれ入力され、ＡＤＲ８の出力端子はワード
ラインＷＬ２に接続されている。このＡＤＲ８はロー選
択信号Ｒ２を出力する。

【００７７】図８はアドレスデコーダＡＤＲ６〜ＡＤＲ
８の内部構成を示す図であり、（ａ）はＡＤＲ６、
（ｂ）はＡＤＲ７、（ｃ）はＡＤＲ８をそれぞれ示して
いる。アドレスデコーダＡＤＲ６は、インバータＩＮＶ
７、ＩＮＶ８と、アンドゲートＡＮＤ５とを有する。Ａ
ＮＤ５の第１の入力端子にはＩＮＶ７を介してアドレス
ビットＡ１が入力され、ＡＮＤ５の第２の入力端子には
ＩＮＶ８を介してアドレスビットＡ２が入力される。

【００７８】アドレスデコーダＡＤＲ７は、インバータ
ＩＮＶ９、ＩＮＶ１０と、アンドゲートＡＮＤ６〜ＡＮ
Ｄ８と、ＯＲゲートＯＲ１とを有する。ＡＮＤ６の第１
の入力端子にはアドレスビットＡ１が入力され、ＡＮＤ
６の第２の入力端子にはＩＮＶ９を介してアドレスビッ
トＡ２が入力される。ＡＮＤ７の第１の入力端子にはロ
ー選択信号Ｒ１が入力され、ＡＮＤ７の第２の入力端子
にはコントロール信号Ｅ１が入力される。ＡＮＤ８の第
１の入力端子にはＩＮＶ１０を介してコントロール信号
Ｅ１が入力され、ＡＮＤ８の第２の入力端子はＡＮＤ６
の出力端子に接続されている。ＯＲ１の２つの入力端子
は、ＡＮＤ７とＡＮＤ８の出力端子にそれぞれ接続され
ている。

【００７９】アドレスデコーダＡＤＲ８は、インバータ
ＩＮＶ１１〜ＩＮＶ１３と、アンドゲートＡＮＤ９〜Ａ
ＮＤ１５と、ＯＲゲートＯＲ２とを有する。ＡＮＤ９の
第１の入力端子にはＩＮＶ１１を介してアドレスビット
Ａ１が入力され、ＡＮＤ９の第２の入力端子にはアドレ
スビットＡ２が入力される。ＡＮＤ１０の第１の入力端
子にはコントロール信号Ｅ３が入力され、ＡＮＤ１０の
第２の入力端子にはＩＮＶ１３を介してコントロール信
号Ｅ２が入力される。ＡＮＤ１１の第１の入力端子には
ＩＮＶ１２を介してコントロール信号Ｅ３が入力され、
第２の入力端子にはコントロール信号Ｅ２が入力され
る。ＡＮＤ１２の第１の入力端子にはＩＮＶ１２を介し
てコントロール信号Ｅ３が入力され、第２の入力端子に
はＩＮＶ１３を介してコントロール信号Ｅ２が入力され
る。ＡＮＤ１３の第１の入力端子にはロー選択信号Ｒ１
が入力され、ＡＮＤ１３の第２の入力端子はＡＮＤ１０
の出力端子に接続されている。ＡＮＤ１４の第１の入力
端子にはロー選択信号Ｒ０が入力され、ＡＮＤ１４の第
２の入力端子はＡＮＤ１１の出力端子に接続されてい
る。ＡＮＤ１５の第１の入力端子はＡＮＤ９の出力端子
に接続されており、ＡＮＤ１５の第２の入力端子はＡＮ
Ｄ１２の出力端子に接続されている。ＯＲ２の３つの入
力端子は、ＡＮＤ１３、ＡＮＤ１４、ＡＮＤ１５の出力
端子にそれぞれ接続されている。

【００８０】このアドレスデコーダＡＤＲ６〜ＡＤＲ８
は、コントロール信号Ｅ１〜Ｅ３の設定に応じて異なる
動作をする。コントロール信号Ｅ１、Ｅ２、Ｅ３＝”
Ｌ，Ｌ，Ｌ”の設定を第１の設定とする。Ｅ１、Ｅ２、
Ｅ３＝”Ｈ，Ｌ，Ｌ”、”Ｌ，Ｈ，Ｌ”、または”Ｌ，
Ｌ，Ｈ”、の設定を第２の設定とする。Ｅ１，Ｅ２，Ｅ
３＝”Ｈ，Ｈ，Ｌ”または”Ｈ，Ｌ，Ｈ”のときの動作
を第３の設定とする。第１の設定のときは、アドレスビ
ットＡ２、Ａ１に応じてワードラインＷＬ０〜ＷＬ２の
いずれか１本を選択する。第２の設定のときは、アドレ
スビットＡ２、Ａ１に応じて３本のワードラインのうち
の２本を同時に選択する。例えば、Ｅ１、Ｅ２、Ｅ３
＝”Ｌ，Ｈ，Ｌ”のときは、ワードラインＷＬ０とＷＬ
２が同時に選択される。第３の設定のときは、アドレス
ビットＡ２、Ａ１に応じて３本のワードラインを同時に
選択する。

【００８１】図７に戻り、メモリセルアレイ８には、そ
れぞれ２４ビットのデータ容量を有する同一構成のメモ
リセルユニット８００および８０１が配置されている。
図７にはメモリセルユニット８００の内部構成のみを図
示してある。メモリセルユニット８００は、図２および
図５示したメモリセルユニット１００において、セル選
択トランジスタＴＷ３０、ＴＷ３１…ＴＷ３７と、メモ
リトランジスタＴＭ３０、ＴＭ３１…ＴＭ３７と、セン
スワード選択トランジスタＴＷＳ３とを設けたものであ
る。同様に、メモリセルユニット８０１は、図２および
図５示したメモリセルユニット１０１において、ＴＷ３
０〜ＴＷ３７と、ＴＭ３０〜ＴＭ３７と、ＴＷＳ３とを
設けたものである。セル選択トランジスタＴＷ３０〜Ｔ
Ｗ３７およびセンスワード選択トランジスタＴＳＷ３の
ゲート電極はワードラインＷＬ２に共通接続されてい
る。メモリトランジスタＴＭ３ｋは、メモリトランジス
タＴＭ１ｋおよびＴＭ２ｋと同じ構造である（図３参
照）。

【００８２】すなわち、図７に示す第３の実施形態のＥ
ＥＰＲＯＭは、メモリセルアレイ８に配置したメモリセ
ルユニット８００、８０１を冗長メモリセルユニットと
非冗長メモリセルユニットのいずれで動作させるかをプ
ログラマブルに変更できるようにしたものであり、上記
第２の実施形態のＥＥＰＲＯＭ（図５参照）のように、
メモリセルアレイ６における冗長領域と非冗長領域とが
予め決められてしまっているものとは異なる。ローデコ
ード部９は、ワードラインＷＬ０〜ＷＬ３を択一的に、
あるいは同時に選択できる構成となっている。

【００８３】次に図７に示す本発明の第３の実施形態の
ＥＥＰＲＯＭの動作を説明する。まず、データ読み出し
動作について説明する。ここでは、主にデータを読み出
すメモリを選択するまでの動作を説明する。選択したメ
モリセルからデータを読み出す動作は、上記第２の実施
形態と同様である。またデータの記憶動作におけるメモ
リセルの選択動作は、以下に示す読み出し動作における
選択動作と同様である。

【００８４】図７に示すＥＥＰＲＯＭにおいては、アド
レスデータＡ２、Ａ１、Ａ０に基づいて、いずれかのメ
モリセルユニットを選択し、さらにワードラインＷＬ
０、ＷＬ１、ＷＬ２のうちの全てあるいは２本あるいは
１本を選択することにより、メモリセルユニット内の２
４ビットのメモリセル、あるいは１６ビットのメモリセ
ル、あるいは８ビットのメモリセルを選択し、選択され
たメモリセルに記憶されたワードデータＤ７〜Ｄ０を３
ビット冗長読み出し、２ビット冗長読み出し、あるいは
非冗長読み出しする。ワードラインＷＬ０、ＷＬ１、Ｗ
Ｌ２をどのように選択するかは、デコーダコントロール
回路ＤＣが出力するコントロール信号Ｅ１、Ｅ２、Ｅ３
が上述した第１、第２、第３のいずれの設定となってい
るかにより決まる。

【００８５】まず、コントロール信号Ｅ１、Ｅ２、Ｅ３
が第１の設定、すなわちＥ１、Ｅ２、Ｅ３＝”Ｌ，Ｌ，
Ｌ”であるときのデータ読み出し動作を説明する。第１
の設定は、ワードラインＷＬ０、ＷＬ１、ＷＬ２のいず
れかを択一的に選択して非冗長読み出しを実施する設定
である。このとき、アドレスデコーダＡＤＲ６（図８参
照）は、アドレスデータＡ２、Ａ１＝”Ｌ，Ｌ”のとき
にのみ、ロー選択信号を”１”にする。またアドレスデ
コーダＡＤＲ７においては、コントロール信号Ｅ１＝”
Ｌ”なので、ＡＮＤ７の出力が常に”Ｌ”となり、ＡＮ
Ｄ８の第１の入力端子は常に”Ｈ”となる。従ってアド
レスデコーダＡＤＲ７は、ＡＮＤ６の出力信号をロー選
択信号Ｒ１として出力し、アドレスデータＡ２、Ａ１
＝”Ｌ，Ｈ”のときにのみ、ロー選択信号Ｒ１を”１”
にする。またアドレスデコーダＡＤＲ８においては、コ
ントロール信号Ｅ２、Ｅ３＝”Ｌ，Ｌ”なので、ＡＮＤ
１０およびＡＮＤ１１の出力が常に”Ｌ”、ＡＮＤ１２
の出力が常に”Ｈ”となり、これによりＡＮＤ１３およ
びＡＮＤ１４の出力が常に”Ｌ”、ＡＮＤ１５の第２の
入力端子は常に”Ｈ”となる。従ってアドレスデコーダ
ＡＤＲ８は、ＡＮＤ９の出力信号をロー選択信号Ｒ２と
して出力し、アドレスデータＡ２、Ａ１＝”Ｈ，Ｌ”の
ときにのみ、ロー選択信号Ｒ２を”１”にする。

【００８６】すなわち第１の設定においては、アドレス
データＡ２、Ａ１＝”Ｌ，Ｌ”のとき、ワードラインＷ
Ｌ０が選択され、メモリセルＭＣ１０〜ＭＣ１７に記憶
されているデータが非冗長読み出しされる。同様に、ア
ドレスデータＡ２、Ａ１＝”Ｌ，Ｈ”のとき、ワードラ
インＷＬ１が選択されて、メモリセルＭＣ２０〜ＭＣ２
７に記憶されているデータが非冗長読み出しされ、また
アドレスデータＡ２、Ａ１＝”Ｈ，Ｌ”のとき、ワード
ラインＷＬ２が選択されて、メモリセルＭＣ３０〜ＭＣ
３７に記憶されているデータが非冗長読み出しされる。

【００８７】次に、コントロール信号Ｅ１、Ｅ２、Ｅ３
が第２の設定、すなわちＥ１、Ｅ２、Ｅ３＝”Ｈ，Ｌ，
Ｌ”、”Ｌ，Ｈ，Ｌ”、または”Ｌ，Ｌ，Ｈ”であると
きのデータ読み出し動作を説明する。第２の設定は、例
えばＥ１、Ｅ２、Ｅ３＝”Ｈ，Ｌ，Ｌ”のときに、ワー
ドラインＷＬ０およびＷＬ１を同時に選択して２ビット
の冗長読み出しを実施し、またワードラインＷＬ２を単
独で選択して非冗長読み出しを実施する設定である。Ｅ
１、Ｅ２、Ｅ３＝”Ｈ，Ｌ，Ｌ”の設定において、アド
レスデコーダＡＤＲ６は、アドレスデータＡ２、Ａ１
＝”Ｌ，Ｌ”のときにのみ、ロー選択信号Ｒ０を”１”
にする。またアドレスデコーダＡＤＲ７においては、コ
ントロール信号Ｅ１＝”Ｈ”なので、ＡＮＤ８の出力が
常に”Ｌ”となり、ＡＮＤ７の第１の入力端子が常に”
Ｈ”となる。従ってアドレスデコーダＡＤＲ７は、ＡＮ
Ｄ７の出力信号すなわちロー選択信号Ｒ０をロー選択信
号Ｒ１として出力し、アドレスデータＡ２、Ａ１にかか
わらず、ロー選択信号Ｒ０が”１”のときにのみＲ１
を”１”にする。またアドレスデコーダＡＤＲ８は、コ
ントロール信号Ｅ２、Ｅ３＝”Ｌ，Ｌ”なので、上記第
１の設定のときと同じ動作となり、アドレスデータＡ
２、Ａ１＝”Ｈ，Ｌ”のときにのみ、ロー選択信号Ｒ２
を”１”にする。

【００８８】すなわち第２の設定においては、アドレス
データＡ２、Ａ１＝”Ｌ，Ｌ”のとき、ワードラインＷ
Ｌ０およびＷＬ１が同時に選択され、メモリセルＭＣ１
０〜ＭＣ１７、ＭＣ２０〜ＭＣ２７に記憶されているワ
ードデータＤ０〜Ｄ７が冗長読み出しされる。またアド
レスデータＡ２、Ａ１＝”Ｈ，Ｌ”のとき、ワードライ
ンＷＬ２が選択され、メモリセルＭＣ３０〜ＭＣ３７に
記憶されているデータが非冗長読み出しされる。尚、上
記と同様にして、Ｅ１、Ｅ２、Ｅ３＝”Ｌ，Ｈ，Ｌ”の
設定においては、アドレスデータＡ２、Ａ１＝”Ｌ，
Ｌ”のとき、ワードラインＷＬ０およびＷＬ２が同時に
選択される。またＥ１、Ｅ２、Ｅ３＝”Ｌ，Ｌ，Ｈ”の
設定においては、アドレスデータＡ２、Ａ１＝”Ｌ，
Ｈ”のとき、ワードラインＷＬ１およびＷＬ２が同時に
選択される。

【００８９】次に、コントロール信号Ｅ１、Ｅ２、Ｅ３
が第３の設定、すなわちＥ１，Ｅ２，Ｅ３＝”Ｈ，Ｈ，
Ｌ”または”Ｈ，Ｌ、Ｈ”であるときのデータ読み出し
動作を説明する。この第３の設定は、ワードラインＷＬ
０、ＷＬ１、ＷＬ２を同時に選択して３ビットの冗長読
み出しを実施する設定である。Ｅ１、Ｅ２、Ｅ３＝”
Ｈ，Ｈ，Ｌ”の設定において、アドレスデコーダＡＤＲ
６は、アドレスデータＡ２、Ａ１＝”Ｌ，Ｌ”のときに
のみ、ロー選択信号を”１”にする。またアドレスデコ
ーダＡＤＲ７は、コントロール信号Ｅ１＝”Ｈ”なの
で、上記第２の設定（Ｅ１、Ｅ２、Ｅ３＝”Ｈ，Ｌ，
Ｌ”）のときと同じ動作となり、アドレスデータＡ２、
Ａ１にかかわらず、ロー選択信号Ｒ０が”１”のときに
のみＲ１を”１”にする。またアドレスデコーダＡＤＲ
８においては、コントロール信号Ｅ２、Ｅ３＝”Ｈ，
Ｌ”なので、ＡＮＤ１０およびＡＮＤ１２の出力が常
に”Ｌ”、ＡＮＤ１１の出力が常に”Ｈ”となり、これ
によりＡＮＤ１３およびＡＮＤ１５の出力が常に”
Ｌ”、ＡＮＤ１４の第２の入力端子は常に”Ｌ”とな
る。従ってアドレスデコーダＡＤＲ８は、ロー選択信号
Ｒ０をＲ２として出力し、アドレスデータＡ２、Ａ１
＝”Ｌ，Ｌ”のときにのみ、ロー選択信号Ｒ２を”１”
にする。

【００９０】すなわち第３の設定においては、アドレス
データＡ２、Ａ１＝”Ｌ，Ｌ”のとき、ワードラインＷ
Ｌ０、ＷＬ１、およびＷＬ２が同時に選択され、メモリ
セルＭＣ１０〜ＭＣ１７、ＭＣ２０〜ＭＣ２７、ＭＣ３
０〜ＭＣ３７に記憶されているワードデータＤ０〜Ｄ７
が３ビット冗長読み出しされる。尚、Ｅ１、Ｅ２、Ｅ３
＝”Ｈ，Ｌ、Ｈ”の設定においても上記と同じである。

【００９１】このように第３の実施形態によれば、ワー
ドラインをどのように選択するかを、外部から制御でき
るようにすることにより、冗長領域を自由に選択するこ
とができ、しかも冗長ビット数も自由に選択できる。

【００９２】

【発明の効果】以上説明したように本発明の誤り訂正回
路および半導体記憶装置によれば、同じデータを複数の
メモリセルに記憶させ、この複数のメモリセルに記憶さ
れたデータのＡＮＤをとったデータを読み出しデータと
することにより、簡単な回路構成で任意のメモリセルの
ビット誤りを訂正することができるという効果がある。

【００９３】さらに請求項９ないし１７に記載の半導体
記憶装置によれば、メモリセルアレイを冗長領域と非冗
長領域に分けることにより、チップ面積の増加を防ぐこ
とができるという効果がある。

【００９４】またさらに請求項１２ないし１７に記載の
半導体記憶装置によれば、ワードラインをどのように選
択するかを、外部から制御できるようにすることによ
り、冗長領域を自由に選択することができ、しかも冗長
ビット数も自由に選択できるという効果がある。

【図面の簡単な説明】

【図１】誤り訂正機能を持たないＥＥＰＲＯＭの構成を
示す図である。

【図２】本発明の第１の実施形態のＥＥＰＲＯＭの構成
を示す図である。

【図３】ＥＥＰＲＯＭにおけるメモリセルの詳細構成を
示す図である。

【図４】ＥＥＰＲＯＭにおけるセンスアンプの内部構成
を示す図である。

【図５】本発明の第２の実施形態のＥＥＰＲＯＭの構成
を示す図である。

【図６】本発明の第２の実施形態のＥＥＰＲＯＭにおけ
るローデコード部のアドレスデコーダの構成を示す図で
ある。

【図７】本発明の第３の実施形態のＥＥＰＲＯＭの構成
を示す図である。

【図８】本発明の第３の実施形態のＥＥＰＲＯＭにおけ
るローデコード部のアドレスデコーダの構成を示す図で
ある。

【符号の説明】

１，６，８ メモリセルアレイ、 ２，７，９ ローデ
コード部、 ＴＭ メモリトランジスタ、 ＴＷ セル
選択トランジスタ、 ＢＬ ビットライン、ＷＬ ワー
ドライン、 ＡＤＲ アドレスデコーダ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１〜第Ｎ（Ｎは２以上の整数）のメモ
   リセルに同じデータを記憶し、 前記第１〜第Ｎのメモリセルに記憶したＮ個のデータの
   ＡＮＤまたはＯＲをとったデータを誤り訂正データとし
   て出力することを特徴とする誤り訂正回路。
2. 【請求項２】 前記第１〜第Ｎのメモリセルのデータ出
   力電極を共通接続し、前記第１〜第Ｎのメモリセルから
   前記Ｎ個のデータを同時に出力させることにより、前記
   ＡＮＤまたはＯＲをとったデータを生成することを特徴
   とする請求項１記載の誤り訂正回路。
3. 【請求項３】 前記メモリセルは、 電気的にデータの消去および書き込みが可能な不揮発性
   のメモリセルであることを特徴とする請求項２記載の誤
   り訂正回路。
4. 【請求項４】 前記第１〜第Ｎのメモリセルと、 ビットラインと、 同時に第１のレベルとなる第１〜第Ｎのワードラインと
   を備え、 前記第ｋ（ｋは１〜Ｎまでのいずれかの整数）のメモリ
   セルは、 第ｋのセル選択トランジスタと、第ｋのメモリトランジ
   スタから成り、 第ｋのセル選択トランジスタは、 前記第ｋのワードラインに接続されたゲートと、前記ビ
   ットラインに接続された第１電極と、第２電極とを有
   し、前記ワードラインが第１のレベルのときＯＮし、前
   記ワードラインが第２のレベルのときＯＦＦするトラン
   ジスタであり、前記第ｋのメモリトランジスタは、 センス電圧が入力されるコントロールゲートと、データ
   を記憶するフローティングゲートと、前記第ｋのワード
   選択トランジスタの前記第２電極に接続された第１電極
   と、アレイグランドに接続された第２電極とを有する不
   揮発性のメモリトランジスタであることを特徴とする請
   求項３記載の誤り訂正回路。
5. 【請求項５】 第１〜第Ｎ（Ｎは２以上の整数）のメモ
   リセルを有する誤り訂正回路が複数形成されたメモリセ
   ルアレイを備え、 データ記憶の際に、入力された１つのデータに対して誤
   り訂正回路を１つ選択し、この誤り訂正回路に前記デー
   タを記憶させ、またデータ読み出しの際に、前記データ
   を記憶させた誤り訂正回路を選択し、この誤り訂正回路
   から前記データを読み出し、 前記選択された誤り訂正回路は、 データ記憶の際に、前記第１〜第Ｎのメモリセルに同じ
   前記入力データを記憶し、データ読み出しの際に、前記
   第１〜第Ｎのメモリセルに記憶されているＮ個のデータ
   のＡＮＤまたはＯＲをとったデータを誤り訂正データと
   して出力するものであることを特徴とする半導体記憶装
   置。
6. 【請求項６】 前記誤り訂正回路は、 前記第１〜第Ｎのメモリセルのデータ出力電極を同一の
   ビットラインに接続し、前記第１〜第Ｎのメモリセルか
   ら前記Ｎ個のデータを同時に出力させることにより、前
   記ＡＮＤまたはＯＲをとったデータを前記ビットライン
   上に生成するものであることを特徴とする請求項５記載
   の半導体記憶装置。
7. 【請求項７】 前記メモリセルは、 電気的にデータの消去および書き込みが可能な不揮発性
   のメモリセルであることを特徴とする請求項６記載の半
   導体記憶装置。
8. 【請求項８】 前記複数の誤り訂正回路と、 前記誤り訂正回路ごとに設けられたビットラインと、 前記誤り訂正回路ごとに設けられた第１〜第Ｎのワード
   ラインと、 前記第１〜第Ｎのワードラインを同時に第１のレベルと
   することにより、前記複数の誤り訂正回路のいずれかを
   選択するワード選択手段とを備え、 前記誤り訂正回路の前記第ｋ（ｋは１〜Ｎまでのいずれ
   かの整数）のメモリセルは、 第ｋのセル選択トランジスタと第ｋのメモリトランジス
   タから成り、 第ｋのセル選択トランジスタは、 前記第ｋのワードラインに接続されたゲートと、前記ビ
   ットラインに接続された第１電極と、第２電極とを有
   し、前記ワードラインが第１のレベルのときＯＮし、前
   記ワードラインが第２のレベルのときＯＦＦするトラン
   ジスタであり、 前記第ｋのメモリトランジスタは、 センス電圧が入力されるコントロールゲートと、データ
   を記憶するフローティングゲートと、前記第ｋのワード
   選択トランジスタの前記第２電極に接続された第１電極
   と、アレイグランドに接続された第２電極とを有する不
   揮発性のメモリトランジスタであることを特徴とする請
   求項７記載の半導体記憶装置。
9. 【請求項９】 誤り訂正回路を構成する第１〜第Ｎ（Ｎ
   は２以上の整数）の冗長メモリセルと、非冗長メモリセ
   ルとが形成されたメモリセルアレイと、 前記第１〜第Ｎの冗長メモリセルのデータ出力電極およ
   び前記非冗長メモリセルのデータ出力電極が共通接続さ
   れたビットラインとを備え、 データ記憶の際に、入力された１つのデータに対して前
   記誤り訂正回路または非冗長メモリセルを選択し、この
   誤り訂正回路または非冗長メモリセルに前記データを記
   憶させ、またデータ読み出しの際に、前記データを記憶
   させた誤り訂正回路または非冗長メモリセルを選択し、
   この誤り訂正回路または非冗長メモリセルから前記デー
   タを読み出し、 前記誤り訂正回路は、 データ記憶の際に、前記第１〜第Ｎの冗長メモリセルに
   同じ前記入力データを記憶し、データ読み出しの際に、
   前記第１〜第Ｎの冗長メモリセルに記憶されているＮ個
   のデータのＡＮＤまたはＯＲをとったデータを誤り訂正
   データとして前記ビットライン上に生成するものである
   ことを特徴とする半導体記憶装置。
10. 【請求項１０】 前記メモリセルは、 電気的にデータの消去および書き込みが可能な不揮発性
    のメモリセルであることを特徴とする請求項９記載の半
    導体記憶装置。
11. 【請求項１１】 前記誤り訂正回路と、 前記非冗長メモリセルと、 前記ビットラインと、 前記誤り訂正回路に対して設けられた第１〜第Ｎのワー
    ドラインと、 前記非冗長メモリセルに対して設けられた第（Ｎ＋１）
    のワードラインと、 前記第１〜第（Ｎ＋１）のワードラインを選択するワー
    ド選択手段とを備え、 前記第ｋ（ｋは１〜Ｎまでのいずれかの整数）の冗長メ
    モリセルは、第ｋのセル選択トランジスタと第ｋのメモ
    リトランジスタから成り、 また前記非冗長メモリセルは、第（Ｎ＋１）のセル選択
    トランジスタと第（Ｎ＋１）のメモリトランジスタから
    成り、 前記第ｉ（ｉは１〜（Ｎ＋１）までのいずれかの整数）
    のセル選択トランジスタは、 前記第ｉのワードラインに接続されたゲートと、前記ビ
    ットラインに接続された第１電極と、第２電極とを有
    し、前記ワードラインが第１のレベルのときＯＮし、前
    記ワードラインが第２のレベルのときＯＦＦするトラン
    ジスタであり、 前記第ｉのメモリトランジスタは、 センス電圧が入力されるコントロールゲートと、データ
    を記憶するフローティングゲートと、前記第ｋのワード
    選択トランジスタの前記第２電極に接続された第１電極
    と、アレイグランドに接続された第２電極とを有する不
    揮発性のメモリトランジスタであり、 前記ワード選択手段は、 前記第１〜第Ｎのワードラインを同時に第１のレベルと
    することにより前記誤り訂正回路を選択し、また前記第
    （Ｎ＋１）のワードラインを第１のレベルとすることに
    より前記非冗長メモリセルを選択することを特徴とする
    請求項１０記載の半導体記憶装置。
12. 【請求項１２】 第１〜第Ｎ（Ｎは２以上の整数）のメ
    モリセルが形成されたメモリセルアレイと、 前記第１〜第Ｎのメモリセルのデータ出力電極が共通接
    続されたビットラインとを備え、 外部からの設定が第１の設定のときに、前記１〜第Ｍの
    メモリセルから第ｋ（は１〜Ｎのいずれかの整数）のメ
    モリセルを非冗長メモリセルとして選択し、 外部からの設定が第２の設定のときに、前記１〜第Ｎの
    メモリセルを冗長メモリセルとして同時に選択し、 データ記憶の際に、入力されたデータを前記冗長メモリ
    セルからなる誤り訂正回路または前記非冗長メモリセル
    に記憶させ、またデータ読み出しの際に、前記データを
    記憶させた誤り訂正回路または非冗長メモリセルから前
    記データを読み出し、 前記誤り訂正回路は、 データ記憶の際に、前記第１〜第Ｎの冗長メモリセルに
    同じ前記入力データを記憶し、データ読み出しの際に、
    前記第１〜第Ｎの冗長メモリセルに記憶されているＭ個
    のデータのＡＮＤまたはＯＲをとったデータを誤り訂正
    データとして前記ビットライン上に生成するものである
    ことを特徴とする半導体記憶装置。
13. 【請求項１３】 前記メモリセルは、 電気的にデータの消去および書き込みが可能な不揮発性
    のメモリセルであることを特徴とする請求項１２記載の
    半導体記憶装置。
14. 【請求項１４】 前記第１〜第Ｎのメモリセルと、 前記ビットラインと、 第１〜第Ｎのワードラインと、 前記第１、第２の設定に従って前記第１〜第Ｎのワード
    ラインを選択するワード選択手段とを備え、 前記第ｋ（ｋは１〜Ｎまでのいずれかの整数）のメモリ
    セルは、第ｋのセル選択トランジスタと第ｋのメモリト
    ランジスタから成り、 前記第ｋのセル選択トランジスタは、 前記第ｋのワードラインに接続されたゲートと、前記ビ
    ットラインに接続された第１電極と、第２電極とを有
    し、前記ワードラインが第１のレベルのときＯＮし、前
    記ワードラインが第２のレベルのときＯＦＦするトラン
    ジスタであり、 前記第ｋのメモリトランジスタは、 センス電圧が入力されるコントロールゲートと、データ
    を記憶するフローティングゲートと、前記第ｋのワード
    選択トランジスタの前記第２電極に接続された第１電極
    と、アレイグランドに接続された第２電極とを有する不
    揮発性のメモリトランジスタであり、 前記ワード選択手段は、 第１の設定のときに、前記第ｋのワードラインを第１の
    レベルとすることにより前記第ｋのメモリセルを選択
    し、 第２の設定のときに、前記１〜第Ｎのワードラインを同
    時に第１のレベルとすることにより前記第１〜第Ｎのメ
    モリセルを同時に選択することを特徴とする請求項１３
    記載の半導体記憶装置。
15. 【請求項１５】 第１〜第Ｍ（Ｍは３以上の整数）のメ
    モリセルが形成されたメモリセルアレイと、 前記第１〜第Ｍのメモリセルのデータ出力電極が共通接
    続されたビットラインとを備え、 外部からの設定が第１の設定のときに、前記１〜第Ｍの
    メモリセルから第ｐ（ｐは１〜Ｍのいずれかの整数）の
    メモリセルを非冗長メモリセルとして選択し、 外部からの設定が第２の設定のときに、前記１〜第Ｍの
    メモリセルから第１〜ｑ（ｑは２〜（Ｍ−１）のいずれ
    かの整数）のメモリセルを冗長メモリセルとして同時に
    選択するか、または第ｒ（ｒは（ｑ＋１）〜Ｍまでのい
    ずれかの整数））のメモリセルを非冗長メモリセルとし
    て選択し、 外部からの設定が第３の設定のときに、前記１〜第Ｍの
    メモリセルを誤り訂正回路を構成する冗長メモリセルと
    して同時に選択し、 データ記憶の際に、入力されたデータを前記冗長メモリ
    セルからなる誤り訂正回路または前記非冗長メモリセル
    に記憶させ、またデータ読み出しの際に、前記データを
    記憶させた誤り訂正回路または非冗長メモリセルから前
    記データを読み出し、 前記誤り訂正回路は、 データ記憶の際に、前記冗長メモリセルに同じ前記入力
    データを記憶し、データ読み出しの際に、前記冗長メモ
    リセルに記憶されているＭ個のデータのＡＮＤまたはＯ
    Ｒをとったデータを誤り訂正データとして前記ビットラ
    イン上に生成するものであることを特徴とする半導体記
    憶装置。
16. 【請求項１６】 前記メモリセルは、 電気的にデータの消去および書き込みが可能な不揮発性
    のメモリセルであることを特徴とする請求項１５記載の
    半導体記憶装置。
17. 【請求項１７】 前記第１〜第Ｍのメモリセルと、 前記ビットラインと、 第１〜第Ｍのワードラインと、 前記第１〜第３の設定に従って前記第１〜第Ｍのワード
    ラインを選択するワード選択手段とを備え、 前記第ｓ（ｓは１〜Ｍまでのいずれかの整数）のメモリ
    セルは、第ｓのセル選択トランジスタと第ｓのメモリト
    ランジスタから成り、 前記第ｓのセル選択トランジスタは、 前記第ｓのワードラインに接続されたゲートと、前記ビ
    ットラインに接続された第１電極と、第２電極とを有
    し、前記ワードラインが第１のレベルのときＯＮし、前
    記ワードラインが第２のレベルのときＯＦＦするトラン
    ジスタであり、 前記第ｓのメモリトランジスタは、 センス電圧が入力されるコントロールゲートと、データ
    を記憶するフローティングゲートと、前記第ｋのワード
    選択トランジスタの前記第２電極に接続された第１電極
    と、アレイグランドに接続された第２電極とを有する不
    揮発性のメモリトランジスタであり、 前記ワード選択手段は、 第１の設定のときに、前記第ｐのワードラインを第１の
    レベルとすることにより前記第ｐのメモリセルを選択
    し、 第２の設定のときに、前記第１〜ｑのワードラインを同
    時に選択するか、または前記第ｒのワードラインを選択
    することにより、前記第１〜ｑのメモリセルを同時に選
    択するか、または前記第ｒのメモリセルを選択し、 第３の設定のときに、前記１〜第Ｍのワードラインを同
    時に第１のレベルとすることにより前記第１〜第Ｍのメ
    モリセルを同時に選択することを特徴とする請求項１６
    記載の半導体記憶装置。