JPH1185677A - バス・インターフェース・ユニット - Google Patents

Abstract

(57)【要約】 【目的】汎用レジスタのビット幅より狭いビット幅のデ
ータを周辺Ｉ／Ｏから符号拡張を行う命令で読み出した
後に、余分なデータ部分をマスクする処理に伴う命令コ
ードや処理時間をなくすこと。 【構成】外部データ・バス６０を介して外部メモリ上の
１６ビット・データを３２ビット・データとして読み出
すときに、アドレスデコーダ４９によってアドレスの１
ビット目及び０ビット目を検出することで、１回目のバ
ス・サイクルにおいて、外部データ・バス上のデータを
リード・バッファの下位１６ビットに格納し、２回目の
バス・サイクルにおいて上位ビット設定回路が出力した
データをリード・バッファの上位１６ビットに格納す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バス・インターフ
ェース・ユニットに関し、特に外部バスのビット幅より
も大きいビット幅をもつレジスタにデータを格納するバ
ス・インターフェース・ユニットに関する。

【０００２】

【従来の技術】近年マイクロプロセッサは、その機能を
多様化するために種々の周辺装置と接続されている。そ
のため、マイクロプロセッサ内の汎用レジスタのビット
幅と外部バスのビット幅とが異なる場合が生じている。

【０００３】このようなビット幅の違いを統一するため
にマイクロプロセッサの汎用レジスタにデータが格納さ
れる形態には、読み出したデータの最上位ビットを符号
ビットとして汎用レジスタのデータ長まで拡張する符号
拡張と、読み出したデータより上位のビットを“０”で
汎用レジスタのビット幅まで拡張する零拡張がある。

【０００４】１６ビットのデータを周辺Ｉ／Ｏから読み
出してマイクロプロセッサ内の３２ビットの汎用レジス
タにデータを格納する場合を例に符号拡張と零拡張を説
明する。

【０００５】まず、符号拡張を説明する。

【０００６】ビット０からビット１５までで構成された
１６ビット・データの最上位ビットはビット１５で、こ
れが当データの符号を表わす符号ビットとなる。符号拡
張の場合は、符号ビットの状態で、３２ビットの汎用レ
ジスタの上位１６ビットのデータが決まる。

【０００７】符号ビットが“１”であるデータ、例え
ば、読み出した周辺Ｉ／Ｏデータが８０００Ｈ（Ｈはｈ
ｅｘａｄｅｃｉｍａｌ［１６進数］表示を表す。）とす
ると、符号ビットを３２ビットの汎用レジスタの上位１
６ビットに拡張し、汎用レジスタにはＦＦＦＦ８０００
Ｈが格納される。符号ビットが“０”であるデータ、例
えば７０００Ｈを読み出したとすると、汎用レジスタに
は００００７０００Ｈが格納される。

【０００８】零拡張の場合は、符号ビットに関わらず、
汎用レジスタの上位１６ビットに“０”を拡張する。例
えば、Ａ０００Ｈを読み出したとすると、００００Ａ０
００Ｈが汎用レジスタに格納される。

【０００９】ＲＩＳＣアーキテクチャを採用したマイク
ロプロセッサでは、命令数を最小限にするために、命令
数が限られている。このため、データの読み出し命令に
は符号拡張しか用意されていないマイクロプロセッサも
多い。

【００１０】符号拡張する読み出し命令しかないマイク
ロプロセッサが３２ビットの汎用レジスタに符号ビット
が“１”の１６ビット・データを読み出したのであれ
ば、格納される３２ビット・データのうち上位１６ビッ
トが“１”となる。このため、即値データとの比較など
の処理では、上位１６ビットを“０”にしてから、デー
タ処理を行う必要がある。

【００１１】従来においては、汎用レジスタに格納され
ている３２ビットのデータのうち上位１６ビットを
“０”にする（以下、“０”にマスクするという）方法
が取られていた。この種のバス・インターフェース・ユ
ニット（以下、ＢＩＵと示す）は、第１の従来例に示す
ように、処理を行っている。

【００１２】図７は、従来例１として示す符号拡張する
命令しか持たないマイクロプロセッサのシステムを示す
ブロック図である。５９９はマイクロプロセッサ、１０
はＣＰＵ、２０は３２ビットの汎用レジスタ群、５３０
はＢＩＵ、８０はＡ／Ｄコンバータ回路部、８９は１６
ビットＡ／Ｄコンバータ、８１〜８４は各々１６ビット
のＡ／Ｄ変換結果レジスタ、３２は３２ビットの内部バ
ス、６０は１６ビットの外部データ・バス、７０は３２
ビットの外部アドレス・バスである。ＣＰＵ１０は、Ｂ
ＩＵ５３０と内部バス３２で接続されている。

【００１３】ＢＩＵ５３０には、図８に示す、データ入
力部５４０を備えている。

【００１４】同図において４２は入力制御部、４１は３
２ビットのリード・バッファ、５４４は外部アドレス・
バスのビット１（以下、Ａ１信号とする）、４３はリー
ド信号（以下、ＲＤ信号とする）である。

【００１５】データ入力部５４０の機能を説明する。外
部データ・バス６０上の１６ビット・データは、ＲＤ信
号４３が“１”であるとき、入力制御回路４２からリー
ド・バッファ４１に出力される。Ａ１信号４４が“０”
であるとき、入力制御回路４２の出力をリード・バッフ
ァ４１の下位１６ビットに格納する。反対に、Ａ１信号
４４が“１”であるとき、入力制御回路４２の出力をリ
ード・バッファ４１の上位１６ビットに格納する。

【００１６】入力制御回路４２は、ＲＤ信号４３が
“１”であるときに外部データ・バス６０の内容をリー
ド・バッファ４１へ出力する。また、ＲＤ信号４３が
“０”のときは、入力制御回路４２の出力はハイ・イン
ピーダンスとなる。

【００１７】今後、４バイト（３２ビット）構成のデー
タをワード、２バイト（１６ビット）構成のデータをハ
ーフワードと呼ぶ。また、図８において、９２はハーフ
ワード・アクセス信号、９３はワード・アクセス信号、
９４は第２サイクル信号であり、いずれもＢＩＵ５３０
内の図示されていない制御回路からアドレス出力回路６
００へ出力されている。また、アドレス出力回路６００
は内部バス３２からＣＰＵ１０で計算されたアドレスを
加工して外部アドレス・バス７０へ出力している。

【００１８】ハーフワード・アクセス命令がマイクロプ
ロセッサで実行されるとハーフワード・アクセス信号９
２が“１”となり、ハーフワード・アクセスであること
を表す。同様にワード・アクセス命令が実行されるとワ
ード・アクセス信号９３が“１”となり、ワード・アク
セスであることを表す。第２サイクル信号９４が“１”
であるときは第２サイクルであることを表している。

【００１９】データ入力部５４０は、図９に示す、アド
レス出力回路６００を備えている。アドレス出力回路６
００を説明する。

【００２０】図９において、６０２と６０４は２入力の
ＡＮＤ回路、６０１は２入力のＮＯＲ回路、６０３はイ
ンバータ、６０５は２入力ＯＲ回路、７１６は内部バス
３２のビット０（以下、Ｏ＿Ａ０信号）、７１７は内部
バス３２のビット１（以下、Ｏ＿Ａ１信号）である。

【００２１】アドレス出力回路６００の接続を説明す
る。ＮＯＲ回路６０１はハーフワード・アクセス信号９
２と、ワード・アクセス信号９３との否定論理和をと
り、その結果をＡＮＤ回路６０２の一方の入力へ出力し
ている。ＡＮＤ回路６０２はＯ＿Ａ０信号７１６とＮＯ
Ｒ回路６０１の出力の論理積をとり、その結果を外部ア
ドレス・バス７０のビット０として出力する。インバー
タ６０３はワード・アクセス信号９３の否定をＡＮＤ回
路６０４の一方の入力へ出力している。ＡＮＤ回路６０
４はインバータ６０３の出力とＯ＿Ａ１信号７１７との
論理積をとって、その結果をＯＲ回路６０５の一方の入
力へ出力している。ＯＲ回路６０５はＡＮＤ回路６０４
の出力と第２サイクル信号９４との論理和をとって、そ
の結果を外部アドレス・バス７０のビット１、つまりＡ
１信号４４として出力する。

【００２２】つぎに、アドレス出力回路６００の機能を
説明する。

【００２３】まず、ハーフワード・アクセス信号９２が
“１”であるときは、アドレス出力回路６００は内部バ
ス３２のビット０を“０”にマスクした結果を外部アド
レス・バス７０に出力する。

【００２４】ワード・アクセス信号９３が“１”である
ときは、アドレス出力回路６００は３２ビット・アドレ
スのビット０とビット１を“０”にマスクした結果を外
部アドレス・バス７０に出力する。

【００２５】ハーフワード・アクセス信号９２、ワード
・アクセス信号９３が両方とも“０”であるときは、ア
ドレス出力回路６００はＣＰＵ１０で生成された３２ビ
ット・アドレスをそのまま外部アドレス・バス７０に出
力する。また、第２サイクル信号９４が“１”であると
きは、Ｏ＿Ａ１信号７１６の状態にかかわらず、外部ア
ドレス・バス７０のビット１は“１”となる。

【００２６】次に、汎用レジスタ群にＡ／Ｄ変換結果レ
ジスタの内容が格納される動作を図７、８、９を使って
説明する。

【００２７】Ａ／Ｄコンバータ８９のＡ／Ｄ変換結果
は、Ａ／Ｄコンバータ回路部８０内の制御によってＡ／
Ｄ変換結果レジスタ８１に格納されている。１６ビット
のＡ／Ｄ変換結果レジスタ８１〜８４のアドレスは、Ｆ
ＦＦＦＦ３９０ＨからＦＦＦＦＦ３９ＣＨまでのワード
境界、すなわちＦＦＦＦＦ３９０Ｈ，ＦＦＦＦＦ３９４
Ｈ，ＦＦＦＦＦ３９８Ｈ，ＦＦＦＦＦ３９ＣＨに割り付
けられている。ただし、Ａ／Ｄ変換結果レジスタに割り
当てられていないアドレスを読み出すと、不定のデータ
が読み出される構成となっているものとする。

【００２８】まず、ＣＰＵ１０がハーフワード・アクセ
スでＡ／Ｄ変換結果レジスタ８１を読み出す場合を説明
する。ハーフワード・アクセスであるので、ハーフワー
ド・アクセス信号９２が“１”となる。このとき、ワー
ド・アクセス信号９３は“０”である。アドレス出力回
路６００は外部アドレス・バス７０にＦＦＦＦＦ３９０
Ｈを出力する。

【００２９】ＲＤ信号４３が“１”、Ａ１信号４４が
“０”となって、外部データ・バス６０のデータがリー
ド・バッファ４１の下位１６ビットに格納される。リー
ド・バッファ４１から内部データ・バス３２を介して、
ＣＰＵ１０にリード・バッファ４１の下位１６ビットが
出力される。ＣＰＵ１０では、内部データ・バス３２の
１５ビット目を上位１６ビットに符号拡張して汎用レジ
スタに格納する。

【００３０】次に、ＣＰＵ１０がワード・アクセスでＡ
／Ｄ変換レジスタ８１を読み出す場合を説明する。

【００３１】外部データ・バス６０は１６ビット幅であ
るため、３２ビット・データを読み出すために、バス・
サイクルは、２回起動される。１回目のバス・サイクル
ではＦＦＦＦＦ３９０Ｈから１６ビットのデータを読み
出し、２回目のバス・サイクルでＦＦＦＦＦ３９２Ｈか
ら１６ビットのデータを読み出す制御が行われる。この
際、第２サイクル信号９４は１回目のバス・サイクルで
は“０”を、２回目のバス・サイクルでは“１”のレベ
ルとなる。そのため、１回目のバス・サイクルではＡ１
信号４４は“０”、２回目のバス・サイクルではＡ１信
号４４は“１”が出力されている。

【００３２】また、ワード・アクセスであるので、ワー
ド・アクセス信号９３が“１”であり、ハーフワード・
アクセス信号９２は“０”である。

【００３３】１回目のバス・サイクルでＡ１信号は
“０”、ＲＤ信号４３が“１”となって、外部データ・
バス６０からＦＦＦＦＦ３９０Ｈから１６ビットのデー
タをリード・バッファ４１が下位１６ビットに格納す
る。２回目のバス・サイクルで、第２サイクル信号９４
が“１”となるので、Ａ１信号４４が“１”となる。続
いて、ＲＤ信号４３が“１”となって、ＦＦＦＦＦ３９
２Ｈから１６ビットの不定のデータをリード・バッファ
４１の上位１６ビットに格納する。リード・バッファ４
１から内部データ・バス３２を介して、ＣＰＵ１０がリ
ード・バッファ４１の内容を入力する。ＣＰＵ１０は、
上位１６ビットが不定であるデータを汎用レジスタに格
納する。

【００３４】このように３２ビットの汎用レジスタに１
６ビット・データを格納するときに、上位１６ビットに
不要な不定データが入ってしまう。そこで、ソフトウエ
アで上位１６ビットをマスクする処理が必要となる。

【００３５】周辺Ｉ／Ｏからデータを読み出してマスク
する処理としては、以下のような処理が挙げられる。

【００３６】命令（１）：周辺Ｉ／Ｏから１６ビット・
データを読み出して汎用レジスタＡに格納する。

【００３７】命令（２）：００００ＦＦＦＦＨと汎用レ
ジスタＡの内容と論理積を取った結果を汎用レジスタＡ
に格納する処理を行う。

【００３８】このように周辺Ｉ／Ｏから１６ビット・デ
ータを読み出すたびに、命令（２）で行われる処理が必
要となる。

【００３９】第２の従来例は、特開平２−１１６９３８
号公報“可変語長メモリ装置”に示されるように、８ビ
ット・データを３２ビット・データに変換するための機
能を備えている。処理対象となるデータを保持するメモ
リと、このメモリに対するマイクロプロセッサのアドレ
ス割り付けを変更してマイクロプロセッサから見た前記
メモリのデータ幅を変更自在にするアドレス変換回路
と、このアドレス変換回路によるビット幅変更処理に対
応してデータの符号長処理を選択的に行う符号拡張回路
を備えている。

【００４０】第２の従来例の構成を図１０に示す。同図
において、メモリとマイクロプロセッサとのデータ入出
力を行う８ビットの双方向バッファ６０６と、制御回路
（図示していない）からの符号拡張信号が“０”である
ときには接地電圧を取り込んで“０”を出力し、前記制
御回路からの符号拡張信号が“１”であるときにはメモ
リから読み出されたデータの最上位ビット、つまり符号
ビットを取り込んで、これを出力するデータセレクタ６
０７と、このデータセレクタ６０７から出力される
“０”または“１”をデータの上位２４ビットとしてマ
イクロプロセッサに供給する単方向バッファ６０８とを
備えている。

【００４１】符号拡張信号が“０”であるときに、メモ
リから８ビット・データが読み出されたときには、双方
向バッファ６０８によってこれを取り込んで３２ビット
・データの下位８ビットとして前記マイクロプロセッサ
に供給する。また、データセレクタから出力される
“０”に基づき、単方向バッファ６０８から前記３２ビ
ット・データの上位２４ビットとして、“０”をマイク
ロプロセッサに出力する。

【００４２】符号拡張信号が“１”であるときに、メモ
リから８ビット・データが読み出されたときには、双方
向バッファ６０８によってこれを取り込んで３２ビット
・データの下位８ビットとして前記マイクロプロセッサ
に供給する。また、データセレクタから出力される最上
位ビットに基づき、単方向バッファ６０８から、前記３
２ビット・データの上位２４ビットとして、符号ビット
を３２ビットまでに拡張してマイクロプロセッサに出力
する。

【００４３】

【発明が解決しようとする課題】第１の従来例では、汎
用レジスタの上位１６ビットをマスクするための命令コ
ードと処理時間がオーバーヘッドとなっていた。

【００４４】その理由は、１６ビットの周辺Ｉ／Ｏを１
６ビット、３２ビットのどちらでデータを読み出して
も、上位１６ビットには余分なデータを含むデータとし
て、３２ビットの汎用レジスタに格納されることにあ
る。

【００４５】第２の従来例では、符号拡張回路によっ
て、メモリのデータを符号拡張したり、追加するデータ
部分に“０”を出力する構成にしたため、従来から、問
題になっていたデータ幅の変換に対するソフトウエアの
オーバーヘッドがなくなる。

【００４６】しかし、第１の従来例にみられる外部デー
タ・バス６０のビット幅が１６ビットであり、かつ汎用
レジスタのビット幅が３２ビットであるマイクロプロセ
ッサにおいては、外部データ・バス６０を介して３２ビ
ット・データを２回のバス・サイクルで読み出してい
る。このような場合については第２の従来例の構成は外
部の８ビット・データを３２ビット・データに変換する
ために、上位ビットを付加するだけのデータ幅の変換し
か行わない。このため、３２ビット・データを読み出す
ことには対処できない。

【００４７】本発明の目的は、上記問題点を解消して、
リード・バッファの上位１６ビットに“０”を出力させ
て、特定のアドレスから１６ビット・データをワード・
アクセスで読み出した時に、符号拡張されていない１６
ビット・データを汎用レジスタに格納できるバス・イン
ターフェース・ユニットを提供することにある。

【００４８】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明のバス・インターフェース・ユニットは、
第１のビット幅を有する第１のデータバスとこの第１の
データバスよりもビット幅の小さい第２のビット幅を有
する第２のデータバスとに接続され前記第２のデータバ
スからデータを読み出す読出回路と、前記読み出される
データのアドレスを検出する検出回路と、前記読み出し
たデータをバッファに格納して前記第１のデータバスに
転送する転送回路と、前記検出手段が前記読み出される
データのアドレスが所定のアドレスであることを検出し
たとき、前記読出手段は１回目のサイクルで読み出した
データを前記バッファの対応する下位ビットに格納し、
２回目のサイクルでは予め定められた値を前記バッファ
の対応する上位ビットに格納することを特徴とする。

【００４９】このような構成によって、予め第２のデー
タバスのデータに対してデータ処理を行うことができる
ため、第１のデータバスに読み出されたデータを汎用レ
ジスタに格納した後にソフトウエアによって処理する必
要はなくなり、処理時間および命令コードの増加を防ぐ
ことができる。

【００５０】

【発明の実施の形態】前述の通り、第１の従来例では、
読み出したデータのアドレスに関わらず、Ａ１信号４４
の値が“１”のときは、外部データ・バス６０の値をリ
ード・バッファ４１の上位１６ビットに格納していた。
しかし、本実施例では、特定のアドレスのメモリから１
６ビット・データをワード・アクセスで読み出した場合
は、Ａ１信号４４の値が“１”のときにリード・バッフ
ァ４１の上位１６ビットに“０”を格納する構成として
いる。

【００５１】以下、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例によるマイク
ロプロセッサ・システムの構成を示すブロック図であ
る。

【００５２】図１において、９９はマイクロプロセッ
サ、１０はＣＰＵ、２０は３２ビットの汎用レジスタ
群、３０はＢＩＵ、８９は１６ビットＡ／Ｄコンバー
タ、８０はＡ／Ｄコンバータ回路部、８１〜８４は各々
１６ビットのＡ／Ｄ変換結果レジスタ、３２は３２ビッ
トの内部バス、６０は１６ビットの外部データ・バス、
７０は３２ビットの外部アドレス・バスである。ＣＰＵ
１０は、ＢＩＵ３０と内部バス３２で接続されている。

【００５３】ＢＩＵ３０は、図２に示すデータ入力部４
０を図７のデータ入力部５４０の代わりに備えている。
これからデータ入力部４０の説明をする。

【００５４】図２において４２は入力制御部、４１は３
２ビットのリード・バッファ、４４は外部アドレス・バ
スのビット１であるＡ１信号、４３はＲＤ信号、４５、
４７は２入力のＡＮＤ回路、４６はインバーター、４９
はアドレスデコーダ、４８は零拡張指定番号、１００は
上位ビット設定回路、９２はハーフワード・アクセス信
号、９３はワード・アクセス信号、９４は第２サイクル
信号、３２１は３２ビットの内部アドレス・バス、３２
２は３２ビットの内部データ・バスである。

【００５５】入力制御回路４２は、その入力が“１”で
あるときに外部データ・バス６０上のデータをリード・
バッファ４１に出力する。また、入力が“０”であると
きは、入力制御回路４１はハイ・インピーダンスを出力
する。

【００５６】Ａ１信号４４は、リード・バッファ４１と
ＡＮＤ回路４７に出力されている。Ａ１信号４４が
“０”であるとき、入力制御回路４２の出力をリード・
バッファ４１の下位１６ビットに格納する。反対に、Ａ
１信号４４が“１”であるとき、入力制御回路４２の出
力をリード・バッファ４１の上位１６ビットに格納す
る。

【００５７】アドレスデコーダ４９は、ワード境界に設
定されている１６ビット・データのうち零拡張で読み出
したいアドレスを入力したときに、零拡張指定信号４８
が“１”となる構成となっている。

【００５８】ＡＮＤ回路４５はＲＤ信号４３とインバー
タ４６の出力の論理積をとって、その結果を入力制御回
路４２の入力へ出力している。

【００５９】ＡＮＤ回路４７は、Ａ１信号４４と零拡張
指定信号４８との論理積をとって、その結果を上位ビッ
ト設定回路１００とインバータ４６に出力する。

【００６０】インバータ４６はＡＮＤ回路４７の出力の
論理の反転をとって、その結果をＡＮＤ回路４５の一方
の入力に出力している。

【００６１】上位ビット設定回路１００は入力が“１”
であるとき、リード・バッファ４１に００００Ｈを出力
する構成である。入力が“０”であるとき、上位ビット
設定回路１００の出力はハイ・インピーダンスである。

【００６２】データ入力部４０はアドレス出力回路６０
０を備えているが、図８のアドレス出力回路６００と同
一である。アドレス出力回路６００を説明する。

【００６３】図９において、６０２と６０４は２入力の
ＡＮＤ回路、６０１は２入力のＮＯＲ回路、６０３はイ
ンバータ、６０５は２入力ＯＲ回路、７１６は内部バス
３２のビット０（以下、Ｏ＿Ａ０信号）、７１７は内部
バス３２のビット１（以下、Ｏ＿Ａ１信号）である。

【００６４】アドレス出力回路６００の接続を説明す
る。ＮＯＲ回路６０１はハーフワード・アクセス信号９
２と、ワード・アクセス信号９３との否定論理和をと
り、その結果をＡＮＤ回路６０２の一方の入力へ出力し
ている。ＡＮＤ回路６０２はＯ＿Ａ０信号７１６とＮＯ
Ｒ回路６０１の出力の論理積をとり、その結果を外部ア
ドレス・バス７０のビット０として出力する。インバー
タ６０３はワード・アクセス信号９３の否定をＡＮＤ回
路６０４の一方の入力へ出力している。ＡＮＤ回路６０
４はインバータ６０３の出力とＯ＿Ａ１信号７１７との
論理積をとって、その結果をＯＲ回路６０５の一方の入
力へ出力している。ＯＲ回路６０５はＡＮＤ回路６０４
の出力と第２サイクル信号９４との論理和をとって、そ
の結果を外部アドレス・バス７０のビット１、つまりＡ
１信号４４として出力する。

【００６５】つぎに、アドレス出力回路６００の機能を
説明する。

【００６６】ハーフワード・アクセス信号９２が“１”
であるときは、アドレス出力回路６００は内部アドレス
・バス３２１のビット０を“０”にマスクした結果を外
部アドレス・バス７０に出力する。

【００６７】ワード・アクセス信号９３が“１”である
ときは、アドレス出力回路６００は３２ビット・アドレ
スのビット０とビット１を“０”にマスクした結果を外
部アドレス・バス７０に出力する。

【００６８】ハーフワード・アクセス信号９２、ワード
・アクセス信号９３が両方とも“０”であるときは、ア
ドレス出力回路６００はＣＰＵ１０で生成された３２ビ
ット・アドレスをそのまま外部アドレス・バス７０に出
力する。

【００６９】また、第２サイクル信号９４が“１”であ
るときは、Ｏ＿Ａ１信号７１６の状態にかかわらず、外
部アドレス・バス７０のビット１は“１”となる。

【００７０】図２を参照して、Ａ／Ｄ変換結果レジスタ
８１を読み出す説明をする。ＢＩＵ３０の制御によっ
て、外部アドレス・バス７０にＦＦＦＦＦ３９０Ｈが出
力され、Ａ／Ｄ変換レジスタ８１のデータが外部データ
・バス６０上に、出力されているとする。

【００７１】まず、ハーフワード・アクセスでＡ／Ｄ変
換結果レジスタを読み出す場合を説明する。

【００７２】リード・サイクルで、ハーフワード・アク
セス信号９２が“１”となる。また、アドレスデコーダ
４９が有効になって零拡張指定信号４８が“１”、Ａ１
信号４４が“０”となって、ＡＮＤ回路４７の出力は
“０”となる。このため、上位ビット設定回路１００は
無効である。このとき、ＡＮＤ回路４７の出力の反転は
“１”となる。また、ＲＤ信号４３が“１”になるの
で、ＡＮＤ回路４５の出力は“１”となる。したがっ
て、外部データ・バス６０のデータがリード・バッファ
４１の下位１６ビットに格納される。リード・バッファ
４１から内部データ・バスを介して、ＣＰＵ１０にリー
ド・バッファ４１の下位１６ビットが出力される。ＣＰ
Ｕ１０では、内部データ・バス３２２の１５ビット目を
上位１６ビットに符号拡張して、汎用レジスタ群２０の
うちの指定された汎用レジスタに格納する。

【００７３】次に、ワード・アクセスでＡ／Ｄ変換結果
レジスタを読み出す場合を図２、３を用いて説明する。

【００７４】外部データ・バス６０は１６ビット幅であ
るため、３２ビット・データを読み出すために、バス・
サイクルは２回起動される。従来例１と同じに、１回目
のバス・サイクルではＡ１信号５４２は“０”、２回目
のバス・サイクルではＡ１信号４４は“１”が出力され
ている。

【００７５】図３において、１回目のバス・サイクル
は、Ｔ１、Ｔ２期間である。そして、２回目のバス・サ
イクルはＴ１Ｓ、Ｔ２Ｓ期間である。また、図２には示
していないが、各機能はクロック信号（図３中、ＣＬＫ
と示す）のタイミングにより動作する。

【００７６】Ｔ１期間より、アドレス出力回路６００よ
り外部アドレス・バス７０にＦＦＦＦＦ３９０Ｈが出力
される。同時にアドレスデコーダ４９が有効になって零
拡張指定信号４８が“１”、Ａ１信号４４が“０”とな
って、ＡＮＤ回路４７の出力は“０”となる。このた
め、上位ビット設定回路１００は無効であり、入力制御
回路４２の出力がリード・バッファ４１に格納される。
このとき、インバータ４６の出力は“１”となる。ま
た、Ｔ２期間でＲＤ信号４３が“１”になるので、ＡＮ
Ｄ回路４５の出力は“１”となる。したがって、外部デ
ータ・バス６０のデータがリード・バッファ４１の下位
１６ビットに格納される。

【００７７】Ｔ１Ｓ期間も引き続きアドレスデコーダ４
９が有効になって、零拡張指定信号４８が“１”とな
る。Ｔ１Ｓ，Ｔ２Ｓ期間は、第２サイクル信号９４が
“１”となって、Ａ１信号４４が“１”となる。よっ
て、ＡＮＤ回路４７の出力は“１”となる。このため、
上位ビット設定回路１００は有効であり、リード・バッ
ファ４１に００００Ｈが出力される。一方、インバータ
４６の出力は“０”となる。そのため、Ｔ２Ｓ期間でＲ
Ｄ信号４３が“１”になっても、ＡＮＤ回路４５の出力
は“０”となって、入力制御回路４２の出力はハイ・イ
ンピーダンスとなる。したがって、００００Ｈがリード
・バッファ４１の上位１６ビットに格納される。

【００７８】続いて、リード・バッファ４１から内部デ
ータ・バス３２を介して、ＣＰＵ１０にリード・バッフ
ァ４１の内容が出力される。ＣＰＵ１０は、上位１６ビ
ットが“０”であるデータを汎用レジスタ群２０のうち
指定されている汎用レジスタに格納する。

【００７９】図２のアドレスデコーダ４９に零拡張しな
いアドレスが入力された場合についても説明しておく。
零拡張指定信号４８が“０”である場合である。

【００８０】ハーフワード・アクセスで読み出す場合は
実施例１と同様である。ワード・アクセスでＡ／Ｄ変換
結果レジスタを読み出す場合を図２、３を用いて説明す
る。

【００８１】Ｔ１期間より、アドレス出力回路６００よ
り外部アドレス・バス７０に零拡張を指定しないアドレ
スが出力される。同時にアドレスデコーダ４９が無効に
なって零拡張指定信号４８が“０”、Ａ１信号４４が
“０”となって、ＡＮＤ回路４７の出力は“０”とな
る。このため、上位ビット設定回路１００は無効であ
る。このとき、インバータ４６の出力は“１”となる。
また、Ｔ２期間でＲＤ信号４３が“１”になるので、Ａ
ＮＤ回路４５の出力は“１”となる。したがって、外部
データ・バス６０のデータがリード・バッファ４１の下
位１６ビットに格納される。

【００８２】Ｔ１Ｓ期間も引き続きアドレスデコーダ４
９が無効になって、零拡張指定信号４８が“０”とな
る。Ｔ１Ｓ，Ｔ２Ｓ期間は、第２サイクル信号９４が
“１”となって、Ａ１信号４４が“１”となる。よっ
て、ＡＮＤ回路４７の出力は“０”となる。上位ビット
設定回路１００は無効である。一方、インバータ４６の
出力は“１”となる。そのため、Ｔ２Ｓ期間でＲＤ信号
４３が“１”になると、ＡＮＤ回路４５の出力は“１”
となる。したがって、入力制御回路４２は、外部データ
・バス６０の内容を出力する。

【００８３】続いて、リード・バッファ４１から内部デ
ータ・バス３２を介して、ＣＰＵ１０にリード・バッフ
ァ４１の内容が出力される。ＣＰＵ１０は、外部データ
・バスに２回に分けて出力された３２ビットのデータを
汎用レジスタ群２０のうち指定されている汎用レジスタ
に格納する。

【００８４】第１の実施例ではＡ／Ｄ変換レジスタ８１
〜８４のアドレスは、ワード境界上に配置されていた。
しかし、ハーフワード境界上にも、Ａ／Ｄ変換レジスタ
のアドレスを配置したい場合がある。このような場合
に、対処したのが、実施例２である。

【００８５】第１の実施例は、指定された３２ビット・
アドレスのビット１およびビット０を０にマスクしたア
ドレスを、外部アドレス・バス７０に出力するＢＩＵで
ある。このため、ワード・アクセスはワード境界上のア
ドレスしか使用できない。

【００８６】実施例２ではワード・アクセスはハーフワ
ード境界上のデータもワード・アクセスできるよう、指
定された３２ビット・アドレスのビット０のみマスクし
たアドレスを外部アドレス・バスに出力でき、かつ、ワ
ード・アクセス時の１回目のサイクルにおいて、リード
・バッファの下位１６ビットに外部データ・バス６０の
データを格納する構成である。

【００８７】以下、本発明の実施例２について図面を参
照して説明する。

【００８８】本実施例では、図１における第１の実施例
のデータ入力部４０をデータ入力部１４０と入れ換えた
構成である。従ってデータ入力部１４０のみ説明し、ま
た、第１の実施例および第１の実施例と同一の構成に付
いては説明を省略する。

【００８９】図４に第２の実施例のデータ入力部１４０
を示す。図４において、４１は３２ビットのリード・バ
ッファ、４２は入力制御回路、４８は零拡張指定信号、
４９はアドレスデコーダ、１００は上位ビット設定回路
であり、第１の実施例と同様である。

【００９０】また、１４６、１５１はインバータ、１４
５、１４７、１５２は２入力のＡＮＤ回路、１５３は２
入力のＯＲ回路、７００はアドレス出力回路である。

【００９１】データ入力部１４０内の接続を説明する。

【００９２】インバータ１５１は零拡張指定信号４８の
反転を取ってＡＮＤ回路１５２の一方の入力に出力す
る。ＡＮＤ回路１５２はＡ１信号１４４とインバータ１
５１の出力の論理積をとって、その結果をＯＲ回路１５
３の一方の入力に出力する。ＯＲ回路１５３はＡＮＤ回
路１５２とＡＮＤ回路１４７の出力との論理和を取っ
て、その結果をリード・バッファ４１に出力する。

【００９３】ＡＮＤ回路１４７は零拡張指定信号４８と
第２サイクル信号９４との論理積をとって、その結果を
インバータ１４６、上位ビット設定回路１００、ＯＲ回
路１５３の入力へそれぞれ出力する。インバータ１４６
はＡＮＤ回路１４７の出力の反転をＡＮＤ回路１４５の
一方の入力へ出力する。ＡＮＤ回路１４５はインバータ
１４６の出力とＲＤ信号４３の論理積をとって、その結
果を入力制御回路４２に出力する。

【００９４】図４のアドレス出力回路７００の構成を図
５に示す。

【００９５】図５において６０２、７２３は２入力のＡ
ＮＤ回路、６０１はＮＯＲ回路、７２１はインバータ、
７２２はＮＡＮＤ回路、７２４はＯＲ回路である。アド
レス出力回路７００内の接続を説明する。

【００９６】ＮＯＲ回路６０１はハーフワード・アクセ
ス信号９２と、ワード・アクセス信号９３との否定論理
和をとり、その結果をＡＮＤ回路６０２の一方の入力へ
出力している。ＡＮＤ回路６０２はＯ＿Ａ０信号７１６
とＮＯＲ回路６０１の出力の論理積をとり、その結果を
外部アドレス・バス７０のビット０として出力する。

【００９７】インバータ７２１は零拡張指定信号４８の
否定をＮＡＮＤ回路７２２の一方の入力へ出力してい
る。ＮＡＮＤ回路７２２はインバータ７２１の出力とワ
ード・アクセス信号９３との否定論理積をとって、その
結果をＡＮＤ回路７２３の一方の入力へ出力している。
ＡＮＤ回路７２３はＮＡＮＤ回路７２２の出力とＯ＿Ａ
１信号７１７との論理積をとってその結果をＯＲ回路７
２４の一方の出力に出力している。ＯＲ回路７２４はＡ
ＮＤ回路７２３の出力と第２サイクル信号９４との論理
和をとって、その結果を外部アドレス・バス７０のビッ
ト１、つまりＡ１信号１４４として出力している。

【００９８】次に、アドレス出力回路７００の機能を説
明する。

【００９９】ハーフワード・アクセス信号９２が“１”
であるときは、アドレス出力回路７１０は内部バスのビ
ット０を“０”にマスクした結果を外部アドレス・バス
７０に出力する。ワード・アクセス信号９３と外部アド
レス・バス７０のビット１の関係は、零拡張指定信号４
８によって、次のように決められる。零拡張信号４８が
“０”であるときの外部アドレス・バス７０のビット１
は次のようになる。

【０１００】ワード・アクセス信号９３が“０”である
ときは、アドレス出力回路７００は内部アドレス・バス
３２１のビット０とビット１をそれぞれ“０”にマスク
した結果を外部アドレス・バス７０に出力する。

【０１０１】ワード・アクセス信号９３が“１”である
ときは、アドレス出力回路７００は内部アドレス・バス
３２１のビット０とビット１をそれぞれ“０”にマスク
した結果を外部アドレス・バス７０に出力する。また、
第２サイクル信号９４が“１”であるときはＯ＿Ａ１信
号７１７の状態に関わらず、外部アドレス・バス７０の
ビット１は“１”となる。

【０１０２】零拡張指定信号４８が“１”のときは外部
アドレス・バス７０のビット１は次のようになる。

【０１０３】第２サイクル信号９４が“０”のときはＯ
＿Ａ１信号７１７と同じレベルが外部アドレス・バス７
０のビット１に出力される。第２サイクル信号９４が
“１”のときは“１”が外部アドレス・バスのビット１
に出力される。

【０１０４】Ａ／Ｄ変換結果レジスタを読み出す場合を
図４、６を用いて説明する。このとき、読み出すＡ／Ｄ
変換レジスタのアドレスは、ＦＦＦＦＦ３９２Ｈであ
り、ハーフワード境界上にある。

【０１０５】まず、ハーフワード・アクセスでＡ／Ｄ変
換レジスタを読み出す場合は第１の実施例における場合
と同様であるので説明を省略する。

【０１０６】ワード・アクセスでＡ／Ｄ変換レジスタを
読み出す場合を説明する。

【０１０７】第１の実施例と同様にバス・サイクルは２
回起動される。

【０１０８】図６において、１回目のバス・サイクル
は、Ｔ１、Ｔ２期間である。そして、２回目のバス・サ
イクルはＴ１Ｓ、Ｔ２Ｓ期間である。また、図４には示
していないが、各機能はクロック信号（図６中、ＣＬＫ
と示す）のタイミングにより動作する。

【０１０９】Ｔ１期間より、アドレス出力回路７００よ
り外部アドレス・バス７０にＦＦＦＦＦ３９２Ｈが出力
される。同時にアドレスデコーダ４９が有効になって零
拡張指定信号４８が“１”となる。インバータ１５１の
出力は“０”となるため、ＡＮＤ回路１５２の出力も
“０”となる。このとき、Ａ１信号１４４はＯ＿Ａ１信
号７１７と同レベルで“１”となる。Ｔ１，Ｔ２期間
中、第２サイクル信号は“０”であるので、ＡＮＤ回路
１４７の出力は“０”となる。このため、Ｔ１，Ｔ２期
間では上位ビット設定回路１００は無効である。Ｔ１，
Ｔ２期間はインバータ１４６の出力は“１”となるの
で、Ｔ２期間でＲＤ信号４３が“１”になると、ＡＮＤ
回路１４５の出力は“１”となる。したがって、外部デ
ータ・バス６０のデータがリード・バッファ４１の下位
１６ビットに格納される。

【０１１０】Ｔ１Ｓ期間も引き続きアドレスデコーダ４
９が有効になって、零拡張指定信号４８が“１”とな
る。Ｔ１Ｓ，Ｔ２Ｓ期間は、第２サイクル信号９４が
“１”となって、Ａ１信号１４４が“１”となる。この
とき、ＡＮＤ回路１４７の出力は“１”となり、ＯＲ回
路１５３の出力も“１”となる。また、上位ビット設定
回路１００は有効となるので、リード・バッファ４１に
００００Ｈが出力される。一方、Ｔ１Ｓ，Ｔ２Ｓ期間
中、インバータ１４６の出力は“０”となって、入力制
御回路４２はハイ・インピーダンスを出力する。このと
き、インバータ１４６の出力は“０”となる。そのた
め、Ｔ２Ｓ期間でＲＤ信号４３が“１”になっても、Ａ
ＮＤ回路１４５の出力は“０”となる。したがって、入
力制御回路４２は、外部データ・バス６０の内容を出力
しない。代わりに、００００Ｈがリード・バッファ４１
の上位１６ビットに格納される。

【０１１１】図４のアドレスデコーダ４９に零拡張しな
いアドレスが入力された場合について説明しておく。零
拡張指定番号４８が“０”である場合である。

【０１１２】ハーフワード・アクセスで読み出す場合は
第１の実施例と同様である。

【０１１３】Ｔ１期間より、アドレス出力回路６００よ
り外部アドレス・バス７０に零拡張を指定しないアドレ
スが出力される。同時にアドレスデコーダ４９が無効に
なって零拡張指定信号４８が“０”となって、インバー
タ１５１は“１”となる。Ａ１信号４４が“０”となっ
て、ＡＮＤ回路１４７の出力は“０”となる。インバー
タ１５１の出力は１であるが、Ａ１信号１４４が“０”
であるので、ＡＮＤ回路１５２の出力は“０”となる。
したがって、ＯＲ回路１５３の出力は“０”である。ま
た、ＡＮＤ回路１４７の出力が“０”であるので、上位
ビット設定回路１００は無効である。インバータ１４６
が“１”であるので、Ｔ２期間でＲＤ信号４３が“１”
になると、ＡＮＤ回路１４５の出力は“１”となる。し
たがって、外部データ・バス６０のデータがリード・バ
ッファ４１の下位１６ビットに格納される。

【０１１４】Ｔ１Ｓ期間も引き続きアドレスデコーダ４
９が無効になって、零拡張指定信号４８が“０”とな
る。Ｔ１Ｓ，Ｔ２Ｓ期間は、第２サイクル信号９４が
“１”となって、Ａ１信号４４が“１”となる。そのた
め、ＡＮＤ回路１５２は“１”となって、ＯＲ回路１５
３の出力は“１”となる。また、ＡＮＤ回路１４７の出
力は“０”であるので、上位ビット設定回路１００は無
効である。一方、インバータ１４６の出力は“１”とな
って、入力制御回路４２は外部データ・バス６０の内容
を出力する。そのため、Ｔ２Ｓ期間でＲＤ信号４３が
“１”になると、ＡＮＤ回路４５の出力は“１”とな
る。したがって、入力制御回路４２は、外部データ・バ
ス６０の内容を出力する。

【０１１５】続いて、リード・バッファ４１から内部デ
ータ・バス３２を介して、ＣＰＵ１０にリード・バッフ
ァ４１の内容が出力される。ＣＰＵ１０は、外部データ
・バスに２回に分けて出力された３２ビットのデータを
汎用レジスタ群２０のうち指定されている汎用レジスタ
に格納する。

【０１１６】

【発明の効果】本発明の第１の実施例の形態の効果につ
いて説明する。本発明の第１の実施の形態は、零拡張し
たいデータのあるアドレスがワード境界上にある場合、
データをワード・アクセスで読み出すときに、外部アド
レスのビットの１の状態によって、リード・バッファに
外部データ・バスの内容を格納するかどうかを振り分け
ている。このため、汎用レジスタにデータを格納した後
に、従来行われていたソフトウエア処理が不要になり、
マイクロプロセッサ等の処理時間や命令コードを抑える
ことができる。

【０１１７】本発明の第２の実施例の形態の効果につい
て説明する。本発明の第２の実施の形態は、零拡張した
いデータのあるアドレスがハーフワード境界上にあれ
ば、データをワード・アクセスで読み出すと、外部アド
レスのビットの１の状態によって、リード・バッファに
外部データ・バスの内容を格納するかどうかを振り分け
ている。このため、周辺Ｉ／Ｏを効率よくアドレス配置
することができる。また、第１の実施例と同じく、汎用
レジスタにデータを格納した後に、従来行われていたソ
フトウエア処理が不要になり、マイクロプロセッサ等の
処理時間や命令コードを抑えることができる。

【０１１８】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、ハーフワード・アクセスの場合につ
いてのみ零拡張する構成を説明したが、バイト・アクセ
スの場合について零拡張する場合についても構成が可能
である。

【０１１９】本発明によれば、アドレスデコーダと上位
ビット設定回路により、符号拡張命令しか持たないマイ
クロプロセッサが、外部データ・バスよりもビット幅の
大きい汎用レジスタに特定のアドレスにあるデータを格
納する際に、零拡張したデータを得られる。

【０１２０】また、零拡張したデータを得るために従来
において採用されていたようなソフトウエアを使用する
ことがないので、命令コードと処理時間を減少させるこ
とができる。したがって、命令コードの増大を抑制を重
視するマイクロプロセッサ等の情報処理装置にも採用で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例によるマイクロプロセッサの
システム構成を示す図である。

【図２】図１に示す第１の実施例におけるデータ入力部
の詳細を示す図である。

【図３】第１の実施例におけるデータ入力部のタイミン
グチャートである。

【図４】図１に示す第２の実施例におけるデータ入力部
の詳細を示す図である。

【図５】図４に示す第２の実施例におけるアドレス出力
回路の詳細を示す図である。

【図６】図４に示す第２の実施例におけるデータ入力部
のタイミングチャートである。

【図７】第１の従来例によるマイクロプロセッサのシス
テム構成を示す図である。

【図８】図７に示す第１の従来例におけるデータ入力部
の詳細を示す図である。

【図９】図８、図２におけるアドレス出力回路の詳細を
示す図である。

【図１０】第２の従来例の構成を示す図である。

【符号の説明】

１０ ＣＰＵ ２０ 汎用レジスタ ３０ バス・インターフェース・ユニット ４１ リード・バッファ ４２ 入力制御回路 ４９ アドレスデコーダ ６０ 外部データ・バス ７０ 外部アドレス・バス １００ 上位ビット設定回路 ３２１ 内部アドレス・バス ３２２ 内部データ・バス ６００ アドレス出力回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１のビット幅を有する第１のデータバ
   スと前記第１のビット幅よりも小さい第２のビット幅を
   有する第２のデータバスとが接続され前記第１のデータ
   バスに前記第２のデータバスのデータを送出するバス・
   インターフェース・ユニットにおいて、前記第２のデー
   タバスに接続され第１の制御信号に応答して前記第２の
   データバスのデータを出力する入力制御回路と、第２の
   制御信号に応答して零拡張のためのデータを出力する設
   定回路と、前記入力制御回路、前記設定回路および前記
   第１のデータバスに接続され第３の制御信号に応答して
   前記入力制御回路および前記設定回路からのデータを受
   け取り前記第１のデータバスに出力するバッファとを備
   えることを特徴とするバス・インターフェース・ユニッ
   ト。
2. 【請求項２】 前記第２のデータバスのデータを第２の
   ビット幅を有するデータであるとして取り込む場合に
   は、前記第１の制御信号および第３の制御信号が活性化
   され、前記第２の制御信号が非活性化されることによ
   り、前記リード・バッファの下位の前記第２のビット幅
   部分に前記第２のデータバスのデータが取り込まれて前
   記第１のデータバスに出力され、前記第２のデータバス
   のデータを第１のビット幅を有するデータとして織り込
   む場合には前記第１の制御信号を活性化および第３の制
   御信号を活性化するとともに第２の制御信号を非活性化
   し前記リード・バッファの下位の前記第２のビット幅部
   分に前記第２のデータバスのデータが取り込まれ、続い
   て前記第１の制御信号が活性化し第３の制御信号を活性
   化すると共に前記第２の制御信号を活性化することによ
   って前記リード・バッファの前記下位の前記第２のビッ
   ト幅部分を除く上位に前記設定回路からの前記零拡張の
   ためのデータを出力し前記第１のデータバスに前記零拡
   張された前記第１のビット幅を有するデータとして出力
   することを特徴とする請求項１記載のバス・インターフ
   ェース・ユニット。
3. 【請求項３】 第１のビット幅を有する第１のデータバ
   スとこの第１のデータバスよりもビット幅の小さい第２
   のビット幅を有する第２のデータバスとに接続され前記
   第２のデータバスからデータを読み出す読出回路と、前
   記読み出されるデータのアドレスを検出する検出回路
   と、前記読み出したデータをバッファに格納して前記第
   １のデータバスに転送する転送回路と、前記検出手段が
   前記読み出されるデータのアドレスが所定のアドレスで
   あることを検出したとき、前記読出手段は１回目のサイ
   クルで読み出したデータを前記バッファの対応する下位
   ビットに格納し、２回目のサイクルでは予め定められた
   値を前記バッファの対応する上位ビットに格納すること
   を特徴とするバス・インターフェース・ユニット。