JPS59229637A - デ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明はデータ転送技術に適用して特に有効な技術に
関するもので、たとえば、マイクロコンピュータ、シス
テムにおいてワードを構成するビット長が互いに異なる
２種の装置間でデータの転送を行なわせるデータ転送回
路に利用して有効な。

技術に関するものである。

〔背景技術〕

１６ビツトデバイスと８ピツトデバイスとが混用される
データ処理システムにおいては、８ビツトデバイス側か
ら１６ビツトデバイス側へ、あるいはその反対方向へデ
ータの転送を行なえるようにする必要がある。この場合
、２つのデバイスにおいてそれぞれ扱うワードのビット
長が互いに興なるため、そのままでは両者間でのデータ
転送を直接性なうことができない。そこで、８ビツトデ
バイス側と１６ビツトデバイス側との間でデータ転送を
行なう場合は、その転送の単位となるワードのサイズを
８ビツトデバイスおよび１６ビツトデバイス共に８ビツ
トにすること、すなわちシステム全体をビット長の短い
方に統一することが提案されている。

しかしながら、本発明者が検討したところによると、こ
のようにすると１６ビツト側すなわちワードビット長の
長い方のデバイスでは、１６ビツトのデータバスが半分
しか利用されないため、システムのハード利用効率が悪
り、このことがシステム全体としての性能低下にも結び
ついていることがわかった。また、８ビツトワードのデ
ータを１６ビツトワードのデータに変換するためのソフ
トウェア負担が大きく、さらにその変換処理にかかる時
間によって転送速度が遅くなるといったような問題があ
ることが本発明者によって明らかにされた。

〔発明の目的〕

本発明の一つの目的は、ワードを構成するビット長が互
いに異なる２種の装置間でのデータ転送を、比較的簡単
な構成によってノ・−ドウエア特にデータバスの利用効
率を高めることによる。

本発明の一つの目的は、システム全体の性能を向上させ
ることができるデータ転送システムを提供することにあ
る。また、ソフトウェア的な負担を大幅に軽減して転送
速度を高めることができるよう処したデータ転送回路を
提供することを目的とする。

この発明の前記ならびにそのほかの目的Ｅ新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ワードを構成するビット長が互いに異なる２
種の装置間でデータの転送を行なわせる場合に、長ビツ
トワードを並列に一時記憶することができるビット長を
有するバッファメモリを上記２種の装置間に介在させる
とともに、上記２ｆＪｔの装置と上記バッファメモリと
の間でそれぞれにワード単位でのデータ転送を行なわせ
、かつ各装置側においてそれぞれに転送されるデータの
量が互いに同ビット数となるようにし、これによりワー
ドを構成するビット長が互いに異なる２種の装置間での
データ転送を、比較的簡単な構成によってハードウェア
特にデータバスの利用効率を高めてシステム全体の性能
を向上させることができるとともに、ソフトウェア的な
負担を大幅に軽減し℃転送速度を高めることができるよ
うにするという目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

第１図は、この発明に係るデータ転送回路の一実施例を
示す。同図に示す回路は、長ビツトワードを扱う装置と
して１６ピツトデバイス８１６が使用され、また短ビツ
トワードを扱う装置として８ビツトデバイスＳ８が使用
されているつそして、これにより１６ビツトＣＰＵと８
ビツトＣＰＵとによるマルチ・プロセッサーシステムが
構成されている。

第１図において、１６ビツトデバイス８１６側には１６
ビツトヂータバスＤ１６が設けられ、また８ビツトデバ
イスＳ８側には８ビツトデータバスＤ８が設けられてい
る。両デバイスＳ１６と８８との間には、バッファメモ
リとしての２つのラッチ回路Ｌｌ、Ｌ２およびＤ　Ｍ　
Ａ　（ｄｉｒｅｃｔｍｅｍｏｒｙ　ａｃｃｅｓｓ）コン
トローラＤ　Ｍ　Ａが介在させられ℃いる。また、奇数
アドレスと偶数アトＬ／スをそれぞれに検出するデコー
ダＤＣ１と、このデコーダＤｅｌの検出出力をそれぞれ
ラッチする１ビツトラッチ回路Ｌｌ　１　、Ｌ１２が設
けられている。

次に動作について説明する。

先ず、８ビツトデバイスＳ８側とＤＭＡとの間で転送要
求信号ｆＬＱｌと転送許可信号Ｇ　Ｒ１のやりとりが行
なわれる１、また、その信号ＲＱＩ、ＧＲ１のやりとり
が完成する度にアドレスデータが出力される。このＦｔ
ＱｌとＧＲｌのやりとりとアドレスデータの出力とによ
って、８ビツトデバイスＳ８側から上記ラッチ回路Ｌｌ
、Ｌ２ヘデータの転送が行なわれる。この転送は８ビツ
トデータバスＤ８を介して１ワ一ド単位で行なわれる。

このとき、その１ワードは８ビツトの長さから構成され
ている。

他方、８ビツトデバイスＳ８側からの転送が行なわれる
ごとに、上記デコーダＤｅｌから、奇数アドレス検出出
力と偶数アドレス検出出力が交尾に発せられる。奇数ア
ドレス検出出力は、１ビツトラッチ回路Ｌｌｌを介して
、一方の８ビツトラッチ回路Ｌ１のラッチ入力信号Ｌｉ
となる。また、偶数アドレス検出出力は、１ビツトラツ
チ回路Ｌ１２．を介して、他方の８ビツトラッチ回路Ｌ
２のラッチ入力信号Ｌｉとなる。これにより、一方の８
ビツトラッチ回路Ｌ１はアドレスデータが奇数のときに
上記８ビツトデバイスＳ８からの転送データを２ツチす
る。また、他方の８ビツトラッチ回路Ｌ２はアドレスデ
ータが偶数のときに上記８ビツトデバイスＳ８からの転
送データをラッチする。

以上のようにして、８ビツトデバイスＳ８から１ワード
ずつ転送されるデータは、２つの８ビツトラツチ回路Ｌ
ｌ、Ｌ２に交互に振分けられてラッチされる。つまり、
２回の転送動作によって、１６ビツトのデータが２つの
８ビツトラッチ回路Ｌｌ　、Ｌ２に振分けられてラッチ
される。そして、その２回目の転送動作によって８ビツ
トラッチ回路Ｌ２にデータがラッチされるときに、上記
ＤＭＡへ別の転送要求信号ＲＱ２が送られる。これに応
じて、ＤＭＡから転送許可信号Ｇｌ（２が発せら−れる
と、この信号Ｃｘ　Ｒ２が２つの８ビツトラツチ回路Ｌ
ｌ、Ｌ２にラッチ出力（１号ＬＯと１７て与えられる。

これにより、各８ビツトラッチ回路Ｌｌ。

Ｌ２からそれぞれ８ビツトのラッチデータが同時に出力
される！缶出力データは８ビツトデータバスＤ８　、Ｄ
８から１６ビツトデバイス８１６側の１６ビツトデータ
バスに集合されて乗せられる。

これと同時に、上記転送許可信号Ｇ　Ｒ２がゲートＧ１
を開くことにより、ＤＭＡから発せられるアドレスデー
タを１６ビツトデバイス８１６側へ送る。その結果、１
６ビツトデバイス８１６側は、８ビツトデバイス５ｓｉ
ｒｔ＋＋から８ビツトワードとして転送されたデータを
１６ビツトワードとして一挙に受けることができる。こ
れにより、１６ビツトデータパス０１６は、そのビット
幅が全部有効に利用されるとともに、その使用回数が８
ビツト側の半分になる。従って、バスＤ１６の使用効率
が高められ、これＫよりシステム全体の性能も向上され
る。

さらに、８ビツトデバイスＳ８側から１回目に転送され
る１つの短ビツトワードを１６ビツトデバイス８１６側
の１つの長ビツトワードの上位８ビツトに対応させ、ま
た２回目に転送される１つの短ピットワードを１６ビツ
トデバイス８１６側の１つの長とットワードの上位８ビ
ツトに対応させておけば、ソフトウェア的な処理動作に
はほとんど依存せずに、８ビツト長のデータをそのまま
１６ビツト長のデータに変換して転送することができる
。

以上、８ビツトデバイスＳ８側から１６ビツトテハイス
８１６側へのデータ転送について説明した。上述した回
路を逆向きに構成すれば、１６ピツトデバイス側から８
ビツトデバイス側に向けてデータを転送させるようにす
ることもできる。また、両デバイス側から互いに対称な
回路とすることにより、両方向からデータの転送を行な
えるようにすることもできる。

〔効果〕

８ビツトのデータを１６ピツトのデータとして転送する
ことにより、バスの使用効率をあげることができる。

データ拳ラッチ回路に２バイト分ラッチされると自動的
にＤＭＡコントローラにリクエスト信号が入る構成とす
ることにより、大幅にソフトウェアの負担を軽減するこ
とができる。

また、上記の如く、データ転送へのソフトウェア介在の
減少により、転送速度の改善が可能となる。

ワードを構成するビット長が互いに異なる２種の装置間
でデータの転送を行なわせるデータ転送回路であって、
長ビツトワードを並列に一時記憶するのに充分なビット
長を有するバッファメモリを上記２種の装置間に介在さ
せるととも罠、上記２種の装置と上記バッファメモリと
の間でそれぞれにワード単位でのデータ転送を行なわせ
、かつ上記各装置側においてそれぞれ転送されるデータ
の看が互いに同ビット数となるよう処したので、ワード
を構成するビット長が互いに異なる２種の装置間でのデ
ータ転送を、比較的簡単な構成によってハードウェア特
にデータバスの利用効率を高めてシステム全体の性能を
向上させることができるとともに、ソフトウェア的な負
担を大幅に軽減して転送速度を高めることができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で唯々変更
可能であることはいうまでもない。例えば、上記ラッチ
回路はＲＡＭ（ランダム・アクセス・メモリ）であつ℃
もよい。

〔利用分野〕

以上の説明では主とじで本発明者によってなされた発明
をその背景となった利用分野である８ビツトデバイスと
１６ビツトデバイス間のデータ転送回路九ついて説明し
たが、それに限定されるものではなく、例えば、８ビツ
トデバイスと３２ビツトデバイス間のデータ転送回路な
どにも適用できる。

【図面の簡単な説明】

第１図はこの発明に係るデータ転送回路の一実施例を示
す回路図である。 ８１６・・・１６ビツトデバイス、８８・・・８ピツト
チハイス、Ｌｌ、Ｌ２・・・バッファメモリ（８ビツト
ラッチ回路）、Ｄ１６・・・１６ビツトデータバス、Ｄ
Ｂ・・・８ビツトデータバス、Ａ・・・アドレスバス、
ＤＭＡ・・・ＤＭＡコントローラ、Ｄｅｌ・・・デコー
ダ、Ｌｌｌ、Ｌ１２・・・１ビツトラッチ回路、Ｌｉ・
・・ラッチ入力信号、ＬＯ・・・ラッチ出力信号、ＲＱ
ｔ。 ＲＱ２・・・転送許可信号、ＧＲＩ　、ＧＲ２・・・転
送許可信号。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、ワードを構成するピッ］・長が互いに異なる２種の
   装置間でデータの転送を行なわぜるデータ転送回路であ
   って、長ビツトワードを並列に一時記憶するのに充分な
   ビット長を有するバックアメモリが上記２種の装置間に
   介在されるとともに、上記２種の装置と上記バックアメ
   モリとの間でそれぞれにワード単位でのデータ転送が行
   なわれ、かつ上記各装置側においてそれぞれ転送される
   データの量が互いに同ビット舷となるようにされてなる
   ことを特徴とするデータ転送回路。 ２、上記２種の装置のうち短ビツトワードを扱う装置と
   上記バッファメモリとの間で転送されたデータの量が長
   ビツトワードの１ワ一ド分のデータの量になるごとに、
   該バッファメモリと長ピットデータを扱う装置の間で１
   長ビツトワ一ド単位でのデータの転送が行なわれるよう
   にされてなることを特徴とする特許請求の範囲第１項記
   載のデータ転送回路。 ３、上記バックアメモリが、短ビツトワードを一時記憶
   可能なラッチ回路が複数個並設されて構成されているこ
   とを特徴とする特許請求の範囲第１現記戦のデータ転送
   回路。