JPH1187240A5 - - Google Patents
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- JPH1187240A5 JPH1187240A5 JP1997237110A JP23711097A JPH1187240A5 JP H1187240 A5 JPH1187240 A5 JP H1187240A5 JP 1997237110 A JP1997237110 A JP 1997237110A JP 23711097 A JP23711097 A JP 23711097A JP H1187240 A5 JPH1187240 A5 JP H1187240A5
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【０００６】
これは、例えば、図９に示すように、ｎｐｎ型バイポーラトランジスタＴＲのコレクタと接合型電界効果トランジスタＪ−ＦＥＴのソースを接続すると共に、バイポーラトランジスタＴＲのベースとＪ−ＦＥＴのゲートＧとを接続するものである。この場合においても、コレクタ端子Ｃに高電圧が掛かった場合に、接合型電界効果トランジスタＪ−ＦＥＴをピンチオフして、バイポーラトランジスタＴＲにＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧のみが印加されるようにして、結果的に低耐圧バイポーラトランジスタにおいて、高耐圧化をはかるものであるが、この場合、バイポーラトランジスタＴＲの飽和状態時に、Ｊ−ＦＥＴのゲートが順方向にバイアスされるようになされて、Ｊ−ＦＥＴの飽和電流Ｉdss 以上の大電流を取り扱うことを可能としたものである。
これは、例えば、図９に示すように、ｎｐｎ型バイポーラトランジスタＴＲのコレクタと接合型電界効果トランジスタＪ−ＦＥＴのソースを接続すると共に、バイポーラトランジスタＴＲのベースとＪ−ＦＥＴのゲートＧとを接続するものである。この場合においても、コレクタ端子Ｃに高電圧が掛かった場合に、接合型電界効果トランジスタＪ−ＦＥＴをピンチオフして、バイポーラトランジスタＴＲにＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧のみが印加されるようにして、結果的に低耐圧バイポーラトランジスタにおいて、高耐圧化をはかるものであるが、この場合、バイポーラトランジスタＴＲの飽和状態時に、Ｊ−ＦＥＴのゲートが順方向にバイアスされるようになされて、Ｊ−ＦＥＴの飽和電流Ｉdss 以上の大電流を取り扱うことを可能としたものである。
【０００７】
これらの構成において、バイポーラトランジスタのＴＲにおいて、低耐圧トランジスタで高耐圧化をはかるには、接合型電界効果トランジスタＪ−ＦＥＴにおけるピンチオフ電圧Ｖp の低減化が必要となる。また、これらの構成による場合、バイポーラトランジスタＴＲのコレクタに、直列に接合型電界効果トランジスタＪ−ＦＥＴのソース・ドレイン間抵抗が接続されることから、高速応答性、高周波数特性を得る上では、Ｊ−ＦＥＴのオン抵抗ができるだけ低く選定されることが要求される。
これらの構成において、バイポーラトランジスタのＴＲにおいて、低耐圧トランジスタで高耐圧化をはかるには、接合型電界効果トランジスタＪ−ＦＥＴにおけるピンチオフ電圧Ｖp の低減化が必要となる。また、これらの構成による場合、バイポーラトランジスタＴＲのコレクタに、直列に接合型電界効果トランジスタＪ−ＦＥＴのソース・ドレイン間抵抗が接続されることから、高速応答性、高周波数特性を得る上では、Ｊ−ＦＥＴのオン抵抗ができるだけ低く選定されることが要求される。
【００１１】
また、本発明は、バイポーラトランジスタと接合型電界効果トランジスタとを有し、バイポーラトランジスタのコレクタと接合型電界効果トランジスタのソースとが接続されてなる半導体装置の製造方法において、接合型電界効果トランジスタにおけるゲートコンタクト導電層の形成工程と、ゲートコンタクト導電層上に層間絶縁層を形成する工程と、その後に接合型電界効果トランジスタのドレインコンタクト導電層を形成するドレインコンタクト導電層の形成工程とを行って、ゲートコンタクト導電層のドレイン側の縁部の配置面が、ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置するように形成して目的とする半導体装置を得る。
また、本発明は、バイポーラトランジスタと接合型電界効果トランジスタとを有し、バイポーラトランジスタのコレクタと接合型電界効果トランジスタのソースとが接続されてなる半導体装置の製造方法において、接合型電界効果トランジスタにおけるゲートコンタクト導電層の形成工程と、ゲートコンタクト導電層上に層間絶縁層を形成する工程と、その後に接合型電界効果トランジスタのドレインコンタクト導電層を形成するドレインコンタクト導電層の形成工程とを行って、ゲートコンタクト導電層のドレイン側の縁部の配置面が、ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置するように形成して目的とする半導体装置を得る。
【００２３】
また、バイポーラトランジスタＴＲの形成部に例えばコレクタ埋込み領域２に達する深さにコレクタ電極取り出し領域６を、接合型電界効果トランジスタＪ−ＦＥＴの形成部の相対向する両外側部にそれぞれソース高濃度領域７とドレイン高濃度領域８とをそれぞれｎ型不純物を高濃度に導入して形成する。これら領域６、７および８の形成は、例えばＰ（りん）イオンを５０〜１００ｋｅＶで１×１０１５／cm２〜１×１０１６／cm２のドーズ量でイオン注入することによって形成できる。そして、半導体基板１の表面を、例えばフォトレジストの塗布およびエッチバックによって平坦化し、素子分離絶縁層５下にｐ型のチャネルストップ領域ＣＳを、イオン注入によって形成する。半導体基板１の表面には、例えば厚さ５０〜２００ｎｍのＳｉＯ２をＣＶＤ(Chemical Vapor Deposition) 法等によって成膜して絶縁層９を形成する。
また、バイポーラトランジスタＴＲの形成部に例えばコレクタ埋込み領域２に達する深さにコレクタ電極取り出し領域６を、接合型電界効果トランジスタＪ−ＦＥＴの形成部の相対向する両外側部にそれぞれソース高濃度領域７とドレイン高濃度領域８とをそれぞれｎ型不純物を高濃度に導入して形成する。これら領域６、７および８の形成は、例えばＰ（りん）イオンを５０〜１００ｋｅＶで１×１０１５／cm２〜１×１０１６／cm２のドーズ量でイオン注入することによって形成できる。そして、半導体基板１の表面を、例えばフォトレジストの塗布およびエッチバックによって平坦化し、素子分離絶縁層５下にｐ型のチャネルストップ領域ＣＳを、イオン注入によって形成する。半導体基板１の表面には、例えば厚さ５０〜２００ｎｍのＳｉＯ２をＣＶＤ(Chemical Vapor Deposition) 法等によって成膜して絶縁層９を形成する。
【００２８】
このようにして、コレクタ埋込み領域４上に例えばｎ型の半導体層３の一部をコレクタ領域１６とし、これの上にｐ型のベース領域１２が形成され、更にこれの上にｎ型のエミッタ領域１５が形成されたバイポーラトランジスタＴＲが形成され、一方、ゲート領域１４によるゲート接合Ｊ１ と、ｐ型の半導体基体２とｎ型の半導体層３とのｐ−ｎ接合Ｊ ２ との間にチャネル部１６が形成され、このチャネル部の両側をソース領域およびドレイン領域としてこれらにそれぞれソース高濃度領域７とドレイン高濃度領域８とが形成された接合型電界効果トランジスタＪ−ＦＥＴが、同一半導体基板１上に構成される。
このようにして、コレクタ埋込み領域４上に例えばｎ型の半導体層３の一部をコレクタ領域１６とし、これの上にｐ型のベース領域１２が形成され、更にこれの上にｎ型のエミッタ領域１５が形成されたバイポーラトランジスタＴＲが形成され、一方、ゲート領域１４によるゲート接合Ｊ１ と、ｐ型の半導体基体２とｎ型の半導体層３とのｐ−ｎ接合Ｊ ２ との間にチャネル部１６が形成され、このチャネル部の両側をソース領域およびドレイン領域としてこれらにそれぞれソース高濃度領域７とドレイン高濃度領域８とが形成された接合型電界効果トランジスタＪ−ＦＥＴが、同一半導体基板１上に構成される。
【００３０】
このようにして、同一半導体基板１上に、バイポーラトランジスタＴＲと接合型電界効果トランジスタＪ−ＦＥＴとが形成され、バイポーラトランジスタＴＲのベース領域１２のグラフトベース領域１２ｇ上と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領域１４上とに同一の導電層、すなわち第１の多結晶半導体層１０により構成されたベースコンタクト導電層１７Ｂとゲートコンタクト導電層１７Ｇが、それぞれ、いわばセルフアラインによってコンタクトされ、エミッタ領域１５には、第２の多結晶半導体層１３によるエミッタコンタクト導電層１７Ｅが、セルフアラインによってコンタクトされた構成の半導体装置が構成される。
このようにして、同一半導体基板１上に、バイポーラトランジスタＴＲと接合型電界効果トランジスタＪ−ＦＥＴとが形成され、バイポーラトランジスタＴＲのベース領域１２のグラフトベース領域１２ｇ上と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領域１４上とに同一の導電層、すなわち第１の多結晶半導体層１０により構成されたベースコンタクト導電層１７Ｂとゲートコンタクト導電層１７Ｇが、それぞれ、いわばセルフアラインによってコンタクトされ、エミッタ領域１５には、第２の多結晶半導体層１３によるエミッタコンタクト導電層１７Ｅが、セルフアラインによってコンタクトされた構成の半導体装置が構成される。
【００３６】
また、上述したように、ゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ １ とドレインコンタクト導電層１８Ｄとが異なる層として形成したことにより、両者の縁部の板面方向の距離を、同一層で形成した場合のフォトリソグラフィおよびエッチングで制限される最小距離（間隔）より近づけることができることから、いわばゲート電極およびドレイン電極としてのゲート上層コンタクト導電層１８Ｇおよびドレインコンタクト導電層１８Ｄとを、上述した例におけるように、同一導電層の例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層によって形成した場合にも、上述のＭＩＳないしはＭＯＳ構造部を充分ドレイン側に張り出す（延在）させることができて、上述のＭＯＳないしはＭＩＳ−ＦＥＴ効果を高めることができる。
また、上述したように、ゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ １ とドレインコンタクト導電層１８Ｄとが異なる層として形成したことにより、両者の縁部の板面方向の距離を、同一層で形成した場合のフォトリソグラフィおよびエッチングで制限される最小距離（間隔）より近づけることができることから、いわばゲート電極およびドレイン電極としてのゲート上層コンタクト導電層１８Ｇおよびドレインコンタクト導電層１８Ｄとを、上述した例におけるように、同一導電層の例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層によって形成した場合にも、上述のＭＩＳないしはＭＯＳ構造部を充分ドレイン側に張り出す（延在）させることができて、上述のＭＯＳないしはＭＩＳ−ＦＥＴ効果を高めることができる。
Claims (1)
- バイポーラトランジスタと接合型電界効果トランジスタとを有し、上記バイポーラトランジスタのコレクタと上記接合型電界効果トランジスタのソースとが接続されてなる半導体装置の製造方法において、上記接合型電界効果トランジスタにおけるゲートコンタクト導電層の形成工程と、該ゲートコンタクト導電層上に層間絶縁層を形成する工程と、その後に接合型電界効果トランジスタのドレインコンタクト導電層を形成するドレインコンタクト導電層の形成工程とを行って、上記ゲートコンタクト導電層の上記ドレイン側の縁部の配置面が上記ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置するように形成することを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23711097A JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
| IDP981183A ID20785A (id) | 1997-09-02 | 1998-08-31 | Alat semi-konduktor serta tata cara pembuatannya |
| US09/145,431 US6278143B1 (en) | 1997-09-02 | 1998-09-01 | Semiconductor device with bipolar and J-FET transistors |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP23711097A JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
Publications (3)
| Publication Number | Publication Date |
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Family
ID=17010571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23711097A Expired - Lifetime JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
Country Status (4)
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| US4600932A (en) * | 1984-10-12 | 1986-07-15 | Gte Laboratories Incorporated | Enhanced mobility buried channel transistor structure |
| JPS62289544A (ja) * | 1986-06-09 | 1987-12-16 | Daikin Ind Ltd | 含フツ素化合物 |
| JPH04291952A (ja) * | 1991-03-20 | 1992-10-16 | Sony Corp | 半導体装置 |
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1997
- 1997-09-02 JP JP23711097A patent/JP3709668B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-31 ID IDP981183A patent/ID20785A/id unknown
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- 1998-09-02 CN CNB981188214A patent/CN1155103C/zh not_active Expired - Lifetime
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