JPH1187364A - 垂直構造の高キャリア移動度トランジスタおよびその製造方法 - Google Patents

垂直構造の高キャリア移動度トランジスタおよびその製造方法

Info

Publication number
JPH1187364A
JPH1187364A JP10151595A JP15159598A JPH1187364A JP H1187364 A JPH1187364 A JP H1187364A JP 10151595 A JP10151595 A JP 10151595A JP 15159598 A JP15159598 A JP 15159598A JP H1187364 A JPH1187364 A JP H1187364A
Authority
JP
Japan
Prior art keywords
dielectric layer
window
region
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10151595A
Other languages
English (en)
Inventor
Salvatore Lombardo
サルヴァトーレ・ロンバルド
Maria Concetta Nicotra
マリア・コンチェッタ・ニコトラ
Angelo Pinto
アンジェロ・ピント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SRL
Publication of JPH1187364A publication Critical patent/JPH1187364A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/225—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of a molecular ion, e.g. decaborane

Landscapes

  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【課題】 ベース電流の働きの理想からの逸脱を克服し
てその周波数性能をさらに改良することができる、Ｇｅ
ｘＳｉ１−ｘヘテロ構造を有するトランジスタの製造方
法を提供する。 【解決手段】 この製造方法は、絶縁スペーサが形成さ
れる場合、垂直構造のＨＢＴトランジスタにおいて存在
するＳｉＯ２／ＧｅｘＳｉ１−ｘの界面の形成に特に配
慮しており、ＣＶＤあるいは減圧ＣＶＤによって二酸化
ケイ素（ＳｉＯ２）の第１の薄い誘電体層を形成する工
程と第１の誘電体層の上に第２の誘電体層を堆積する工
程と第２の誘電体層の上に多結晶シリコン層を堆積する
工程とを備える。また、第１の薄い誘電体層の堆積の後
に熱処理を行ってもよい。さらに、第１の薄い誘電体層
は犠牲シリコン（Ｓｉ）層を堆積し、次に該犠牲シリコ
ン（Ｓｉ）層を熱酸化工程に委ねることによってを形成
してもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板の下部にコレ
クタ領域が配置され、結晶性シリコン(crystalline sil
icon)の基板上に垂直構造の高キャリア移動度トランジ
スタ(high carriermobility transistor)を製造する方
法であって、基板に窓を形成する工程と窓を通じて第１
のゲルマニウム（Ｇｅ）原子の注入を行う工程、該窓を
通じて第２のアクセプタの添加不純物の注入を行ってベ
ース領域を形成する工程とＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ：ラピッドサーマルアニ
ール）処理を施して、シリコン／ゲルマニウム合金（Ｓ
ｉ１−ｘＧｅｘ）を含む結晶格子を前記基板内に再構成
する工程とを備えた垂直構造の高キャリア移動度トラン
ジスタの製造方法に関する。
【０００２】この発明は、特に、これに限定するという
わけではないが、非常に高周波数のアプリケーション用
のＨＢＴ（Ｈｅｔｅｒｏ−ｂｉｐｏｌａｒ ｔｒａｎｓ
ｉｓｔｏｒ）バイポーラトランジスタを製造する方法に
関し、以下の説明は、説明の便宜上、この適用分野に関
して行う。
【０００３】
【従来の技術】当業者はよく知っているとおり、ヘテロ
構造（heterostructures)をソリッドステートの電子デ
バイスに適用することによって、非常に高い高周波数で
の動作範囲で機能するものが非常に増加した。
【０００４】特に、この技術はバイポーラトランジスタ
装置に適用され、それによってキャリアの注入効率およ
び通過周波数（ｆｔ）値の両方が改善されてきた。通過
周波数値は、装置の遮断周波数（ｆＴ）と密接に関係し
ている。
【０００５】ヘテロ構造は、様々な方法によって製造す
ることができるが、それらの方法のうちで、ＭＢＥ（Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線
エピタキシ）法が最も知られており、格子欠陥のない構
造を提供する。他のこれよりも高価な方法は、ＣＶＤを
高性能にしたものであるが、それらの方法の処理能力で
はシリコン金型のコストを上げてしまうという欠点があ
る。
【０００６】しかしながら、この方法は、物理的パラメ
ータを厳格に制御することが要求される長い処理工程を
伴うために、大量生産工程にはわずかに適用されるのみ
であった。
【０００７】従って、大量生産ライン用には、許容時間
内にまずまずの品質を有するヘテロ構造類似の構造を作
ることができるイオン注入等の他の方法を採用すること
の方が都合のよいことが多かった。
【０００８】このような適用分野に関して、ベースとコ
レクタの領域間のＧｅｘＳｉ１−ｘヘテロ構造を含む垂
直構造によって実施されるバイポーラトランジスタを以
下に説明する。
【０００９】この発明のを適用できるＨＢＴバイポーラ
トランジスタを、図１の拡大断面図によって概略的に示
す。
【００１０】このＨＢＴトランジスタは、ＮＰＮ型の垂
直構造を有し、結晶性の基板１上に形成されている。こ
のＨＢＴトランジスタにおいて、連続する注入によっ
て、基板１から上方向に、Ｎ型のコレクタ領域２、Ｐ型
のベース領域３、およびＮ型のエミッタ領域４が形成さ
れている。
【００１１】特に、コレクタ領域２は、基板１の下部に
設けられたコレクタ金属（従来技術のものであるので図
示せず）と良好なオーム接触を行うのに効果的な、Ｎ型
に濃くドープされた層５を含む。
【００１２】図１に示すＨＢＴトランジスタのさらなる
特徴の１つは、ベース領域３を絶縁(isolate)して後に
エミッタ領域４の上に接点領域(contact region)９を形
成するために、基板１の上に設けられた開口部である。
【００１３】この接点領域９は、金属層８で覆われたＮ
型に濃くドープされた層７を含む。
【００１４】ＨＢＴトランジスタを簡単に説明したが、
次に結晶性シリコン基板１内に形成されたＧｅｘＳｉ
１−ｘヘテロ構造を検討し、ＨＢＴトランジスタのエネ
ルギー帯曲線にどのような変化をもたらすかを調べる。
【００１５】このＧｅｘＳｉ１−ｘヘテロ構造は、基板
１内での空間的注入深さとともに変化し、シリコンおよ
びゲルマニウムの原子にそれぞれ関連する、ｘおよび
１−ｘの濃度(concentrations)によって特徴づけられ
る。
【００１６】図２において、バイポーラトランジスタＨ
ＢＴのエネルギー帯曲線を実線で描き、破線で描いた標
準のバイポーラトランジスタ（ＢＪＴ）の帯曲線と比較
している。
【００１７】トランジスタＨＢＴおよびＢＪＴのこの２
つの帯曲線を比較すると、バイポーラトランジスタＨＢ
Ｔでは、ベース領域を通ってコレクタ領域との界面ま
で、伝導帯において標準のトランジスタＢＪＴのエネル
ギー準位より常に下回るエネルギー準位を有している。
【００１８】特に、トランジスタＨＢＴについて、ベー
ス領域からコレクタ領域に向かって動くとき、エネルギ
ーギャップ（Ｅｇ）の減少が穏やかであるということが
わかるが、これはエネルギーギャップの空間的変化(mod
ulation)の影響であるとみなすことができる。この変化
は、その濃度がコレクタ−ベース間の界面において最大
になりエミッタ−ベース間の界面において最小またはほ
ぼゼロになるゲルマニウム（Ｇｅ）原子種の最適な注入
分布曲線(profiles)によって得られる。
【００１９】バイポーラトランジスタＨＢＴの活性ゾー
ンバイアスが上記帯曲線と一致すると、エミッタ領域か
らキャリアがより早く注入されるようになり、それによ
ってキャリアの通過時間が大幅に短くなる。
【００２０】最終的には、ＨＢＴトランジスタの遮断周
波数（ｆT）が著しく増大し、ベース領域内に捕らえら
れるキャリアの割合が低減する。
【００２１】従って、ミリアンペアの範囲でコレクタ電
流によってバイアスがかけられたＨＢＴトランジスタに
ついて、従来のバイポーラ技術によっては達成できない
遮断周波数値を得ることができる。
【００２２】ベースとコレクタの領域間に設けられるＧ
ｅｘＳｉ１−ｘヘテロ構造によって、ベース領域のＰ型
のドープを増大し、それによって、バイポーラトランジ
スタの高周波数への適用を制限するベース領域における
真性抵抗Ｒｂｂの値を下げることができる。
【００２３】ＧｅｘＳｉ１−ｘヘテロ構造を有するＨＢ
Ｔトランジスタを従来技術で形成する前述の方法を、特
に図３から図９を参照して説明する。便宜上、図１にお
ける同様の要素に用いたのと同じ参照符号をそのまま用
いる。
【００２４】図３は、Ｎ型の不純物がドープされ、保護
材料１１を選択的に堆積することによって窓１０を有す
るように形成された結晶性シリコンの基板１を示す。こ
の保護材料１１は、Ｐ型の不純物を含む材料層を含み、
基板１の上に堆積され、誘電体の被覆によって絶縁され
ている。
【００２５】第１のゲルマニウム（Ｇｅ）の注入はこの
窓１０を通じて行われ、次にボロン（Ｂ）原子やＢＦ２
＋イオン等の第２のアクセプタ不純物の注入が行われ
る。
【００２６】その後、ＲＴＡ（ラピッドサーマルアニー
ル）処理、または従来技術のベーキング装置内での熱処
理、によって、基板１の結晶格子を再構成する工程が行
われる。これは注入されたイオンを結晶格子内で自由に
なる位置に追いやるのを助けるためにも施される。
【００２７】この再構成工程の結果を図４に示す。図４
において、窓１０のところに、エミッタ領域を作り出す
ことができるのに十分な深さまで延びる平らなベース領
域３が初めて形成されたのを示している。
【００２８】基板１内にベース領域３が形成されるのと
同時に、コレクタ領域２が形成される。このコレクタ領
域２は、基板１のうちのＰ型不純物を注入されていない
残りの部分に組み込まれている。
【００２９】コレクタ領域２との界面まで延びるベース
領域は、やがて第１の注入工程の間に形成され図２に示
す種類のエネルギー帯曲線によって特徴づけられるＧｅ
ｘＳｉ１−ｘヘテロ構造を特徴づけるようになる。
【００３０】その後、図５に示すように、窓１０および
保護材料１１の位置における基板１上への処理は、二酸
化ケイ素（ＳｉＯ２）の第１の薄い誘電体層１２の熱成
長、通常窒化ケイ素（Ｓｉ３Ｎ４）である第２の誘電体
層１４の第１の薄い誘電体層１２上への堆積、多結晶シ
リコン層１５の堆積といった一連の工程を経る。
【００３１】図６に示すように、エミッタ領域を基板１
内の窓１０の位置に設けるために、ＨＢＴトランジスタ
を製造する工程は、それぞれ多結晶シリコン層１５およ
び第２の誘電体層１４をエッチングする第１の物理化学
エッチング（ＲＩＥ）工程および第２のエッチング工程
を含み、絶縁スペーサを窓１０の縁において部分的に形
成する。
【００３２】多結晶シリコン層１５の残りの部分に対す
る第３のウェットエッチング工程および第１の薄い誘電
体層１２のみに対する第４のエッチング工程によって、
スペーサ５０の形成は完了し、それによって、図７に示
すように、ベース領域３が再び露出する。
【００３３】ベース領域３内に収容され対応するエミッ
タ接点９によって覆われたエミッタ領域４の形成する従
来技術の工程によって、ＧｅｘＳｉ１−ｘヘテロ構造を
有するＨＢＴトランジスタを完成することができる。
【００３４】図８は、ＧｅｘＳｉ１−ｘヘテロ構造に、
Ｎ型の不純物で濃くドープされた層８によって上部を金
属で被覆された第１の多結晶シリコン層７を含むエミッ
タ接点９を設けたＨＢＴトランジスタの概略図である。
【００３５】
【発明が解決しようとする課題】上記方法で製造された
ＧｅｘＳｉ１−ｘヘテロ構造を有するＨＢＴトランジス
タは、試験を行うとベース電流の働き(behavior)が理想
よりも低いことが明らかになった。
【００３６】このような理想からの逸脱は、図９のグラ
フによって明らかになる。図９において、共通の基板上
に形成された２つの異なるＨＢＴトランジスタについ
て、ベースとエミッタの間の電圧ＶBEに対するコレクタ
電流ＩCとベース電流ＩBがグラフに描かれている。
【００３７】このＨＢＴトランジスタ（Ｔ１、Ｔ２）
は、それぞれエミッタ表面面積の値ＡＴ１、ＡＴ２がそ
れぞれ２×７．４μｍ２および０．４×７．４μｍ２で
あり、その結果、それらのエミッタ面積の割合値ＡＴ１
／ＡＴ２は５、それらのエミッタ領域の外周の割合（Ｐ
Ｔ１／ＰＴ２）は１．２となる。
【００３８】グラフで、トランジスタＴ１に関する曲線
は実線、トランジスタＴ２に関するものは破線で示す。
【００３９】グラフから、エミッタ面積の割合（ＡＴ１
／ＡＴ２）は５であるにもかかわらず、Ｔ１およびＴ２
のベース電流ＩB（平らな方の曲線）はほとんど異なら
ないということがわかる。
【００４０】このことは、エミッタ表面面積の変化によ
って影響を受けない非理想的な要素がベース電流に存在
する、ということを明らかにしている。当業者にはよく
認識されている、このような理想からの逸脱は、これま
で、基板内での再結合現象の原因であるとみなされるＧ
ｅｘＳｉ１−ｘヘテロ構造が緩もうとすることに起因す
ると考えられてきた。
【００４１】この発明の発端である技術的課題は、上述
の限界を克服してその周波数性能をさらに改良すること
ができる垂直構造の高キャリア移動度トランジスタの製
造方法を提供することである。
【００４２】
【課題を解決するための手段】この発明が基づくところ
の解決案は、通説ではＧｅｘＳｉ１−ｘヘテロ構造内で
起こっているとされる再結合現象ではなく、表面の再結
合現象のうちの、ＨＢＴトランジスタが理想から逸脱す
る原因を突き止めるということである。
【００４３】このような表面の再結合現象は、ＨＢＴト
ランジスタを組み込んだ結晶性基板とエミッタ領域近傍
にスペーサを形成する一助となるよう成長する二酸化ケ
イ素（ＳｉＯ２）の薄い層との間の界面の近傍で起こ
る、ということがわかっている。
【００４４】この解決案に基づき、以下の課題解決手段
によりこの技術的課題が解決される。
【００４５】この発明による方法の特徴および利点は、
非限定的な例として示される図面を参照したその実施例
の以下の説明から明らかとなろう。
【００４６】
【発明の実施の形態】前述した技術的課題を克服するた
めに、この発明は、二酸化ケイ素（ＳｉＯ２）とゲルマ
ニウム（Ｇｅ）／シリコン（Ｓｉ）のヘテロ構造、Ｓｉ
Ｏ２／ＧｅｘＳｉ１−ｘにおいて現れる表面の再結合現
象のうちの、例えば高移動度ＨＢＴトランジスタの性能
を制限する、理想からの逸脱の主な原因を突き止めた。
【００４７】実験に基づく上記のものの証拠を提供する
ために、本出願人は、一連の原子間力顕微鏡（ＡＦＭ）
分析を行い、ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面におけ
る状態を撮影し、評価に有用な要因を集めた。
【００４８】これらの分析によって、図１０に概略的に
示す種類の状態が示された。図５において、ＧｅｘＳｉ
１−ｘヘテロ構造を作るために注入された結晶性シリコ
ンのこの体３０上に、結晶性のこの体３０の上に二酸化
ケイ素の層３２を成長させる工程に続いて、純ゲルマニ
ウムの層３３が成長する。
【００４９】この層３３は、ＧｅｘＳｉ１−ｘヘテロ構
造によって下から、そして二酸化ケイ素の層３２によっ
て上から、捕らえられる。これは、ＧｅｘＳｉ１−ｘヘ
テロ構造と直接に接触して行われる二酸化ケイ素（Ｓｉ
Ｏ２）を熱成長させる工程によって、その頂面において
存在するシリコン（Ｓｉ）原子が空乏し、それによって
純ゲルマニウムの層３３の形成が促進される、と理論的
に説明することができる。
【００５０】このようにすることによって、ＳｉＯ２／
ＧｅｘＳｉ１−ｘの界面において起こる表面の再結合現
象の原因である下にあるゲルマニウム層３３のために、
二酸化ケイ素の層３２は表面粗さを有するようになる。
【００５１】この表面粗さは、図１１の原子間力顕微鏡
写真によって明らかになる。図１１は、熱成長処理後の
二酸化ケイ素の層３２の表面を示す。
【００５２】図１２は、層３２の表面粗さ（Ｒｍｓ）に
対して層３３において分離されたゲルマニウムの量の直
線的に増大する関係を示すグラフである。
【００５３】ＧｅｘＳｉ１−ｘヘテロ構造を有する垂直
構造を有する高キャリア移動度バイポーラトランジスタ
（ＨＢＴ）が上述の従来技術の項目で説明した工程で製
造される場合のＳｉＯ２／ＧｅｘＳｉ１−ｘの界面につ
いても上述したのと同様の状態に遭遇する。
【００５４】図１３は、エミッタ領域４およびベース領
域３の領域を拡大詳細図にした、図１の高移動度トラン
ジスタの断面図である。
【００５５】この図は、エミッタ領域４およびベース領
域３が二酸化ケイ素でできた第１の薄い誘電体層１２お
よび第２の誘電体層１４を含む絶縁スペーサ５０と直接
接触していることを強調している。
【００５６】従って、ＧｅｘＳｉ１−ｘヘテロ構造はベ
ース領域３内に存在し、その上に両方の絶縁スペーサ５
０を含む二酸化ケイ素でできた第１の誘電体層１２が成
長している、ということが強調されねばならない。
【００５７】従って、ＳｉＯ２／ＧｅｘＳｉ１−ｘの界
面の狭い領域を太線の円でマークしており、そこには第
１の薄い誘電体層１２が成長するために用いられた熱酸
化処理の結果生じる分離されたゲルマニウムの層９０の
存在が表されている。
【００５８】従来技術の高移動度トランジスタ（ＨＢ
Ｔ）の性能を制限してしまう、このＳｉＯ２／ＧｅｘＳ
ｉ１−ｘの界面に関する欠点を克服するために、この発
明のトランジスタを製造する方法を、図１４乃至図１９
を参照して述べる。
【００５９】この発明の方法を、従来技術の項目で説明
した方法と比較するのに便利なように、同じ参照符号を
用いて図１および図３乃至図８において示すものとし、
同じ符号の説明を示した。
【００６０】図１４は、Ｎ型の不純物で薄くドープさ
れ、Ｎ型の不純物で濃くドープされた底の領域５を有す
る結晶性シリコン（Ｓｉ）の基板１を示す。この領域５
はコレクタ接点のオーム領域（ここでは図示せず）に対
応する。
【００６１】基板１の上に保護材料１１を選択的に堆積
させることによって、基板１上に窓１０が形成される。
この保護材料１１はアクセプタの不純物が埋め込まれ誘
電性材料によって被覆された基板１と直に接触する第１
の層を含む。
【００６２】ゲルマニウム（Ｇｅ）を注入する第１の工
程は、この窓１０を通じて行われ、その次に、ボロン
（Ｂ）原子またはＢＦ２ ＋イオン等のアクセプタの不純
物を注入する第２の工程が行われる。
【００６３】その後、ＲＴＡ（ラピッドサーマルアニー
ル）処理、または従来技術のベーキング装置内での熱処
理、によって、基板１の結晶格子が再構成される。これ
には、注入された原子を結晶格子内で自由になる位置に
入れるのを助ける意図もある。
【００６４】最後に述べた工程の結果を図１５に示す。
図１５において、窓１０において次にエミッタ領域を作
り出すことができるのに十分な深さまで基板１内に延び
る平らなベース領域３を初めて強調している。
【００６５】基板１内でのベース領域３の形成と同時
に、コレクタ領域２が形成される。このコレクタ領域２
は、基板１のうちのアクセプタの不純物を注入されてい
ない残りの部分に含まれており、従って、コレクタのオ
ーム接触の領域５も含む。
【００６６】コレクタ領域２との界面まで延びるベース
領域は、やがて第１の注入工程の間に形成されているＧ
ｅｘＳｉ１−ｘヘテロ構造の結果として図２に示す種類
のエネルギー帯曲線を示すようになる。
【００６７】この工程において、図１６に示すように、
窓１０および保護材料１１の位置において、化学的気相
成長（ＣＶＤ）によって基板１の上に二酸化ケイ素（Ｓ
ｉＯ２）の第１の薄い誘電体層１２’が形成される。Ｐ
ＥＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤ、紫外線ＣＶＤ等の
他の技術を用いることもできる。
【００６８】従来技術と異なり、この二酸化ケイ素の薄
い誘電体層１２’は、熱成長によってではなくＣＶＤ法
によって形成される。
【００６９】これによって、図２０でわかるように、Ｓ
ｉＯ２／ＧｅｘＳｉ１−ｘの界面が改良される。図２０
は、このようにして得られたＳｉＯ２／ＧｅｘＳｉ
１−ｘの界面の原子間力顕微鏡写真を示す。
【００７０】ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面の粗さ
が熱酸化によって二酸化ケイ素が成長した図６と比べて
かなり少ないということがわかる。
【００７１】二酸化ケイ素の第１の薄い誘電体層１２’
を、常圧化学的気相成長（ＡＰＣＶＤ）法によって堆積
することによって、ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面
の形成に関して優れた結果が得られた。
【００７２】界面の品質をさらに高め、局所的な表面の
再結合現象を引き起こす欠陥を低減するために、第１の
薄い誘電体層１２’の堆積の後に熱処理が行われるべき
であると考えられる。
【００７３】この発明によるＨＢＴトランジスタの製造
方法は、前記第１の薄い誘電体層１２’の上に第２の誘
電体層１４を堆積し、次に多結晶シリコン層１５を堆積
する、ということを含む従来技術の工程によって引き継
がれる。
【００７４】この実施例の変形例として、第２の誘電体
層は、下にある層１２’上に確実に適切に付着するため
に窒化ケイ素（Ｓｉ３Ｎ４）を含む。
【００７５】最後に、エミッタ領域を基板１内に形成す
るために、窓１０の位置において、多結晶シリコン層１
５上に第１の物理化学エッチング（ＲＩＥ）工程が行わ
れ、第２の誘電体層１４上に第２のエッチング工程が行
われて、図１７に概略的に示すように、窓１０の縁にお
いて、絶縁スペーサが部分的に形成される。
【００７６】多結晶シリコン層１５の残りの部分の上に
行われる第３のウェットエッチング工程および第１の薄
い誘電体層１２’のすぐ上に行われる第４のエッチング
工程によって、スペーサ５０の形成は完了し、それによ
って、図１８に示すようにベース領域３が再び露出す
る。
【００７７】次に、この発明の教示により形成されるＨ
ＢＴトランジスタを、ベース領域３内にエミッタ領域４
を形成する従来技術の処理によって完成することができ
る。
【００７８】最後に、エミッタ領域４が、ＨＢＴトラン
ジスタの注入効率を高めるように最適化された対応する
頂面のエミッタ接点９で被覆される。
【００７９】図１９は、ＧｅｘＳｉ１−ｘヘテロ構造、
および、Ｎ型の不純物で濃くドープされ金属層８によっ
て被覆された第１の多結晶シリコン層７からなるエミッ
タ接点９を有する、ＨＢＴトランジスタを示す概略図で
ある。
【００８０】二酸化ケイ素の第１の薄い誘電体層１２’
を形成する時までは上述のものと同一である処理工程を
含む、ＨＢＴトランジスタを製造する方法の第１の変形
を以下に説明する。
【００８１】この実施例において、二酸化ケイ素の第１
の薄い誘電体層の代わりに、これもまた化学的気相成長
（ＣＶＤ）によって堆積される二酸化ケイ素（Ｓｉ
Ｏ２）の厚い誘電体層が用いられる。
【００８２】この実施例において、二酸化ケイ素の厚い
誘電体層はＡＰＣＶＤ処理によって堆積されて次にオプ
ションで熱処理を施してもよい。
【００８３】この製造方法の第１の変形は、多結晶シリ
コンの層１４を堆積する工程、窓領域内でエッチングを
行う工程、および前述の第１の実施例と同様に、電気接
点で被覆したエミッタ領域を形成する工程を含む。。
【００８４】この発明のＨＢＴトランジスタの製造方法
の第２の変形を以下に示す。これには第１の薄い誘電体
層１２’を形成する時までは上述のものと同一の処理工
程を含む。
【００８５】この実施例において、第１の薄い誘電体層
１２’は、犠牲シリコン（Ｓｉ）層を堆積し次にそれを
熱酸化に委ねることによって形成される。この犠牲層は
基板１内に含まれるＧｅｘＳｉ１−ｘヘテロ構造と直接
接触する窓領域１０内に堆積される。
【００８６】好ましくは、犠牲層によって第１の薄い誘
電体層１２’を形成する上述の処理工程は、化学的気相
成長（ＣＶＤ）法で層１２’を形成することによって前
に得られたものに対して、ＳｉＯ２／ＧｅｘＳｉ１−ｘ
の界面の品質に関して、同じ結果をもたらす。
【００８７】この犠牲層が堆積することによって、酸化
処理がＧｅｘＳｉ１−ｘヘテロ構造に達することが妨げ
られるために、ヘテロ構造と第１の薄い誘電体層１２’
の間に閉ざされたゲルマニウム層が形成されるのが妨げ
られるということがわかっている。
【００８８】ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面におい
て起こる表面の再結合現象をさらに最小限にするための
この方法の第２の変形として薄い誘電体層１２’を形成
する工程の後に適当な熱処理を行ってもよい。
【００８９】そうすると、ＨＢＴトランジスタ製造方法
の第２の変形は、第２の誘電体層を堆積する工程、多結
晶シリコンの層１４を堆積する工程、窓領域内でエッチ
ングを行う工程、および前述の第１の実施例と同様に、
電気接点で被覆したエミッタ領域を形成する工程を含
む。
【００９０】第２の誘電体層１４の第１の薄い誘電体層
１２’上への付着力を改良するために、第２の誘電体層
は窒化ケイ素（Ｓｉ３Ｎ４）を含んでもよい。
【００９１】この発明のＨＢＴトランジスタ製造方法の
第３の変形を以下に示す。これは第１の薄い誘電体層１
２’を形成する時までは第２の方法の変形に関して上述
したものと同一の処理工程を含む。
【００９２】この実施例において、二酸化ケイ素の第１
の誘電体層は、さらに熱成長し、第２の誘電体層１４を
埋め込む、あるいはそれに取って代わる、厚さが増大し
た誘電体層が設けられる。
【００９３】ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面におい
て起こる表面の再結合現象をさらに最小限にするため
に、ＨＢＴトランジスタの製造方法の第３の変形は、酸
化工程の後に適当な熱処理を行ってもよい。
【００９４】製造方法の第３の変形の次の工程は、多結
晶シリコンの層１５を堆積する工程、窓領域内でエッチ
ングを行う工程、および前述の第２の実施例と同様に、
電気接点で被覆したエミッタ領域を形成する工程を含
む。
【００９５】
【発明の効果】このようにこの発明の製造方法を採用す
ることによってベース電流が理想から逸脱するというＨ
ＢＴトランジスタにおける技術的課題を解決することが
できる。
【００９６】このことが正しいということは図２１のグ
ラフによって明らかになる。図２１は、エミッタ表面面
積は同じであるが異なる製造方法で形成された２つのＨ
ＢＴトランジスタについて、コレクタ電流Ｉｃおよびベ
ース電流ＩＢの電流に対するベースとエミッタとの間に
印加されるバイアス電圧（ＶＢＥ）の働きを示す。実
際、このグラフで、熱酸化によって成長した層１２を有
するＨＢＴトランジスタに関連するもの（破線）と、こ
の発明の方法によってＣＶＤにより堆積された層１２’
を有して形成されたＨＢＴトランジスタに関連するもの
（実線）の２つのパターンが示されている。この２つの
パターンは、ほぼぴったりと合っており、このように合
っているということによって、ベース電流の理想からの
逸脱が著しく低減されたことが明らかになる。
【００９７】図２２は、上記と同じタイプのＨＢＴトラ
ンジスタについて、それぞれのコレクタ電流Ｉｃに対す
るコレクタとエミッタとの間のバイアス電圧（ＶＣＥ）
の働きを示す。
【００９８】このグラフから、この発明の方法によって
製造されたＨＢＴトランジスタ（実線）について、電流
の増加対コレクタ電流の変化の割合がかなり増大すると
いうことが明らかになる。これらのトランジスタは飽和
電圧値が低く、それによって電力消費が低くなるという
ことも強調されるべきである。
【００９９】この製造方法またはその第１の変形（層１
２’をＣＶＤによって堆積する）の他の利点は、堆積温
度が比較的低い、ということである。これによって、注
入されたアクセプタの不純物が逆拡散することが妨げら
れ、それによって、ボロン（Ｂ）の高酸化(oｘidation-
enhanced)拡散が回避され、この発明の方法によって製
造されるＨＢＴトランジスタの遮断周波数がさらに上が
る。
【０１００】このことは、図２３および図２４のグラフ
によって確認することができる。図２３および図２４
は、２つのタイプのＨＢＴトランジスタについて、基板
内への深さに対するアクセプタの不純物の濃度の分布(p
rofile)およびコレクタのバイアス電流に対する遮断周
波数の働きを示す。
【０１０１】最後に、コレクタのバイアス電流がミリア
ンペアの範囲であることによって、この発明の方法で製
造されるＨＢＴトランジスタは、２０ＧＨｚの範囲の遮
断周波数を達成することができるということに留意すべ
きである。この値はこれまで達成できなかったものであ
る。
【０１０２】この発明の製造方法によって、ＨＢＴトラ
ンジスタの周波数の適用分野をさらに広げることがで
き、その一方でベース電流の理想からの逸脱がなくな
る。
【図面の簡単な説明】
【図１】 従来技術によるＧｅｘＳｉ１−ｘヘテロ構造
を含む垂直構造を有する高移動度ＮＰＮトランジスタを
集積する基板の拡大断面図である。
【図２】 高移動度ＮＰＮトランジスタの特色をよく示
すエネルギー帯のグラフである。
【図３】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図４】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図５】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図６】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図７】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図８】 図１に概略的に示す高移動度ＮＰＮトランジ
スタを作る従来技術の処理工程を示す。
【図９】 エミッタ領域の割合ＡＴ１／ＡＴ２が５であ
る、ＧｅｘＳｉ１− ｘヘテロ構造を有する２つの高移動
度ＮＰＮトランジスタＴ１およびＴ２のベースおよびコ
レクタの電流の働きを示す電圧対電流のグラフである。
【図１０】 二酸化ケイ素層を成長させるための酸化工
程を経たＧｅｘＳｉ１−ｘヘテロ構造を備えるように注
入された結晶性シリコンの半導体本体の拡大断面図であ
る。
【図１１】 従来技術で製造されたトランジスタのＳｉ
Ｏ２／ＧｅｘＳｉ１ −ｘの界面を示す、原子間力顕微鏡
（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ：
ＡＦＭ）で撮影した写真である。
【図１２】 ＳｉＯ２／ＧｅｘＳｉ１−ｘの界面表面の
粗さと界面自体において分離されたゲルマニウムの量と
の依存関係を示すグラフである。
【図１３】 図７と同様の状態を示すＳｉＯ２／Ｇｅｘ
Ｓｉ１−ｘの界面を有する高キャリア移動度トランジス
タの実施例に関する拡大断面図である。
【図１４】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図１５】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図１６】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図１７】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図１８】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図１９】 この発明により高移動度ＮＰＮトランジス
タを作る工程を示す。
【図２０】 この発明の製造方法で得られたＳｉＯ２／
ＧｅｘＳｉ１−ｘの界面を示す原子間力顕微鏡（ＡＦ
Ｍ）で撮影した写真である。
【図２１】 ２つの異なるタイプのＨＢＴトランジスタ
を集積する基板におけるアクセプタの不純物の分布につ
いてのコレクタおよびベースの電流対ベース−エミッタ
のバイアス電圧の働きを示すグラフである。
【図２２】 ２つの異なるタイプのＨＢＴトランジスタ
についてのコレクタ電流対コレクタ−エミッタのバイア
ス電圧の関係を示すグラフである。
【図２３】 ２つの異なるタイプのＨＢＴトランジスタ
についてのアクセプタの不純物の濃度の分布対基板内の
深さの関係を示すグラフである。
【図２４】 ２つの異なるタイプのＨＢＴトランジスタ
についての、遮断周波数対コレクタバイアス電流の関係
を示すグラフである。
【符号の説明】
１ 基板、２ コレクタ領域、３ ベース領域、４ エ
ミッタ領域、１０ 窓、１２’ 第１の薄い誘電体層、
１４ 第２の誘電体層、１５ 多結晶シリコン層、５０
絶縁スペーサ。
フロントページの続き (72)発明者 マリア・コンチェッタ・ニコトラ イタリア国、95126 カタニア、ヴィア・ パスビオ 50 (72)発明者 アンジェロ・ピント イタリア国、96011 オーグスタ、ヴィ ア・ニノ・ディ・フランコ 46

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 基板の下部にコレクタ領域が配置され、
    Ｎ型不純物をドープした結晶性シリコンの基板上に垂直
    構造の高キャリア移動度トランジスタを製造するため
    に、 前記基板に窓を形成する工程と、 該窓を通じて第１のゲルマニウム（Ｇｅ）原子の注入を
    行う工程と、 該窓を通じて第２のアクセプタの添加不純物の注入を行
    ってベース領域を形成する工程と、 ＲＴＡ処理、またはベーキング装置内での処理を行っ
    て、シリコン／ゲルマニウム合金（Ｓｉ１−ｘＧｅｘ）
    を含む結晶格子を前記基板内に再構成する工程とを備え
    た垂直構造の高キャリア移動度トランジスタの製造方法
    において、 化学的気相成長（ＣＶＤ）によって二酸化ケイ素（Ｓｉ
    Ｏ２）の第１の薄い誘電体層を形成する工程と、 該第１の誘電体層の上に第２の誘電体層を堆積する工程
    と、 該第２の誘電体層の上に多結晶シリコン層を堆積する工
    程と、 前記窓の領域内で、前記第１および第２の誘電体層と前
    記多結晶シリコン層とをエッチングによって取り除き、
    ベース領域を露出して、前記窓の縁において絶縁スペー
    サを形成する工程と、 前記ベース領域および窓の領域にＮ型にドープされたエ
    ミッタ領域を形成する工程とを備えたことを特徴とする
    垂直構造の高キャリア移動度トランジスタの製造方法。
  2. 【請求項２】 前記第１の薄い誘電体層の堆積が、常圧
    化学的気相成長（ＡＰＣＶＤ）法によって行われること
    を特徴とする請求項１記載の垂直構造の高キャリア移動
    度トランジスタの製造方法。
  3. 【請求項３】 前記第１の薄い誘電体層の堆積の後に熱
    処理が行われることを特徴とする請求項１記載の垂直構
    造の高キャリア移動度トランジスタの製造方法。
  4. 【請求項４】 前記第２の誘電体層が窒化ケイ素（Ｓｉ
    ３Ｎ４）であることを特徴とする請求項１記載の垂直構
    造の高キャリア移動度トランジスタの製造方法。
  5. 【請求項５】 基板の下部にコレクタ領域が配置さ
    れ、Ｎ型不純物をドープした結晶性シリコンの基板上に
    垂直構造の高キャリア移動度トランジスタを製造するた
    めに、 前記基板に窓を形成する工程と、 該窓を通じて第１のゲルマニウム（Ｇｅ）原子の注入を
    行う工程と、 該窓を通じて第２のアクセプタの添加不純物の注入を行
    ってベース領域を形成する工程と、 ＲＴＡ処理、またはベーキング装置内での処理を行っ
    て、シリコン／ゲルマニウム合金（ＳＩ１−ｘＧｅｘ）
    を含む結晶格子を前記基板内に再構成する工程とを備え
    た垂直構造の高キャリア移動度トランジスタの製造方法
    において、 化学的気相成長によって二酸化ケイ素（ＳｉＯ２）の厚
    い誘電体層を形成する工程と、 該厚い誘電体層の上に多結晶シリコン層を堆積する工程
    と、 前記窓の領域内で、前記厚い誘電体層および前記多結晶
    シリコン層をエッチングによって取り除き、ベース領域
    を露出して、前記窓の縁において絶縁スペーサを形成す
    る工程と、 前記ベース領域および窓の領域にＮ型にドープされたエ
    ミッタ領域を形成する工程とを備えたことを特徴とする
    垂直構造の高キャリア移動度トランジスタの製造方法。
  6. 【請求項６】 前記厚い誘電体層の堆積が、常圧化学的
    気相成長（ＡＰＣＶＤ）法によって行われることを特徴
    とする請求項５記載の垂直構造の高キャリア移動度トラ
    ンジスタの製造方法。
  7. 【請求項７】 前記厚い誘電体層の堆積の後に熱処理が
    行われることを特徴とする請求項５記載の垂直構造の高
    キャリア移動度トランジスタの製造方法。
  8. 【請求項８】 基板の下部にコレクタ領域が配置され、
    Ｎ型不純物をドープした結晶性シリコンの基板上に垂直
    構造の高キャリア移動度トランジスタを製造するため
    に、 前記基板に窓を形成する工程と、 該窓を通じて第１のゲルマニウム（Ｇｅ）原子の注入を
    行う工程と、 該窓を通じて第２のアクセプタの添加不純物の注入を行
    ってベース領域を形成する工程と、 ＲＴＡ処理、またはベーキング装置内での処理を行っ
    て、シリコン／ゲルマニウム合金（ＳＩ１−ｘＧｅｘ）
    を含む結晶格子を前記基板内に再構成する工程とを備え
    た垂直構造の高キャリア移動度トランジスタの製造方法
    において、 犠牲シリコン（Ｓｉ）層を堆積し、次に該犠牲シリコン
    （Ｓｉ）層を熱酸化工程に委ねることによって、二酸化
    ケイ素（ＳｉＯ２）の第１の薄い誘電体層を形成する工
    程と、 該第１の誘電体層の上に第２の誘電体層を堆積する工程
    と、 該第２の誘電体層の上に多結晶シリコン層を堆積する工
    程と、 前記窓の領域内で、前記第１および第２の誘電体層と前
    記多結晶シリコン層をエッチングによって取り除き、ベ
    ース領域を露出して、前記窓の縁において絶縁スペーサ
    を形成する工程と、 前記ベース領域および窓の領域にＮ型にドープされたエ
    ミッタ領域を形成する工程とを備えたことを特徴とする
    垂直構造の高キャリア移動度トランジスタの製造方法。
  9. 【請求項９】 前記第１の薄い誘電体層の形成の後に熱
    処理が行われることを特徴とする請求項８記載の垂直構
    造の高キャリア移動度トランジスタの製造方法。
  10. 【請求項１０】 前記第２の誘電体層が窒化ケイ素（Ｓ
    ｉ３Ｎ４）であることを特徴とする請求項８記載の垂直
    構造の高キャリア移動度トランジスタの製造方法。
  11. 【請求項１１】 基板の下部にコレクタ領域が配置さ
    れ、Ｎ型不純物をドープした結晶性シリコンの基板上に
    垂直構造の高キャリア移動度トランジスタを製造するた
    めに、 前記基板に窓を形成する工程と、 該窓を通じて第１のゲルマニウム（Ｇｅ）原子の注入を
    行う工程と、 該窓を通じて第２のアクセプタの添加不純物の注入を行
    ってベース領域を形成する工程と、 ＲＴＡ処理、またはベーキング装置内での処理を行っ
    て、シリコン／ゲルマニウム合金（Ｓｉ１−ｘＧｅｘ）
    を含む結晶格子を前記基板内に再構成する工程とを備え
    た垂直構造の高キャリア移動度トランジスタの製造方法
    において、 犠牲シリコン（Ｓｉ）層を堆積し、次に該犠牲シリコン
    （Ｓｉ）層を熱酸化工程に委ねることによって、二酸化
    ケイ素（ＳｉＯ２）の厚い誘電体層を形成する工程と、 該誘電体層の上に多結晶シリコン層を堆積する工程と、 前記窓の領域内で、前記誘電体層および前記多結晶シリ
    コン層をエッチングによって取り除き、ベース領域を露
    出して、前記窓の縁において絶縁スペーサを形成する工
    程と、 前記ベース領域および窓の領域にＮ型にドープされたエ
    ミッタを形成する工程とを備えたことを特徴とする垂直
    構造の高キャリア移動度トランジスタの製造方法。
  12. 【請求項１２】前記厚い誘電体層の形成の後に熱処理が
    行われることを特徴とする請求項１１記載の垂直構造の
    高キャリア移動度トランジスタの製造方法。
  13. 【請求項１３】請求項１乃至１２のいずれか記載の製造
    方法に従って得られる垂直構造の高キャリア移動度トラ
    ンジスタ。
JP10151595A 1997-05-30 1998-06-01 垂直構造の高キャリア移動度トランジスタおよびその製造方法 Pending JPH1187364A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97830259.4 1997-05-30
EP97830259A EP0881669B1 (en) 1997-05-30 1997-05-30 Manufacturing process of a germanium implanted heterojunction bipolar transistor

Publications (1)

Publication Number Publication Date
JPH1187364A true JPH1187364A (ja) 1999-03-30

Family

ID=8230652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10151595A Pending JPH1187364A (ja) 1997-05-30 1998-06-01 垂直構造の高キャリア移動度トランジスタおよびその製造方法

Country Status (4)

Country Link
US (2) US6624017B1 (ja)
EP (1) EP0881669B1 (ja)
JP (1) JPH1187364A (ja)
DE (1) DE69734871D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400327B1 (ko) * 2001-12-29 2003-10-01 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
JP2007528617A (ja) * 2004-03-10 2007-10-11 アギア システムズ インコーポレーテッド シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6392257B1 (en) 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
KR20030011083A (ko) 2000-05-31 2003-02-06 모토로라 인코포레이티드 반도체 디바이스 및 이를 제조하기 위한 방법
AU2001277001A1 (en) 2000-07-24 2002-02-05 Motorola, Inc. Heterojunction tunneling diodes and process for fabricating same
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US20020096683A1 (en) 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
WO2002082551A1 (en) 2001-04-02 2002-10-17 Motorola, Inc. A semiconductor structure exhibiting reduced leakage current
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6992321B2 (en) 2001-07-13 2006-01-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US7019332B2 (en) 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
US6855992B2 (en) 2001-07-24 2005-02-15 Motorola Inc. Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US20030034491A1 (en) 2001-08-14 2003-02-20 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices for detecting an object
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US20030071327A1 (en) 2001-10-17 2003-04-17 Motorola, Inc. Method and apparatus utilizing monocrystalline insulator
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US7169619B2 (en) 2002-11-19 2007-01-30 Freescale Semiconductor, Inc. Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process
US6885065B2 (en) 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
US7020374B2 (en) 2003-02-03 2006-03-28 Freescale Semiconductor, Inc. Optical waveguide structure and method for fabricating the same
US6965128B2 (en) 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices
DE10324065A1 (de) * 2003-05-27 2004-12-30 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung eines integrierten Silizium-Germanium-Heterobipolartranistors und ein integrierter Silizium-Germanium Heterobipolartransitor
US8227319B2 (en) 2004-03-10 2012-07-24 Agere Systems Inc. Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor
EP1610371A1 (en) * 2004-06-24 2005-12-28 STMicroelectronics S.r.l. SiGe heterojunction bipolar transistors
US8120014B2 (en) * 2004-12-15 2012-02-21 Drexel University Nanowire based plasmonics
CN102142457A (zh) * 2011-03-15 2011-08-03 上海宏力半导体制造有限公司 异质结双极型晶体管及其制备方法
CN114335234A (zh) * 2022-01-07 2022-04-12 重庆邮电大学 一种硅锗异质结光电晶体管及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS588139B2 (ja) 1979-05-31 1983-02-14 富士通株式会社 半導体装置の製造方法
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
JPH0797590B2 (ja) 1989-11-21 1995-10-18 株式会社東芝 バイポーラトランジスタの製造方法
JPH03292740A (ja) * 1990-04-11 1991-12-24 Hitachi Ltd バイポーラトランジスタ及びその製造方法
US5028557A (en) 1990-08-27 1991-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a reverse self-aligned BIMOS transistor integrated circuit
JP2551364B2 (ja) * 1993-11-26 1996-11-06 日本電気株式会社 半導体装置
US5665620A (en) 1994-08-01 1997-09-09 Motorola, Inc. Method for forming concurrent top oxides using reoxidized silicon in an EPROM
US5712177A (en) 1994-08-01 1998-01-27 Motorola, Inc. Method for forming a reverse dielectric stack
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5643825A (en) * 1994-12-29 1997-07-01 Advanced Micro Devices, Inc. Integrated circuit isolation process
US5659201A (en) 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
JPH10509285A (ja) 1995-09-14 1998-09-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 縮小したフィーチャーサイズのためのダマスクプロセス
US5847460A (en) 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
DE19609933A1 (de) * 1996-03-14 1997-09-18 Daimler Benz Ag Verfahren zur Herstellung eines Heterobipolartransistors
US5814555A (en) * 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
TWI329112B (en) * 2002-07-19 2010-08-21 Bristol Myers Squibb Co Novel inhibitors of kinases

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400327B1 (ko) * 2001-12-29 2003-10-01 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
JP2007528617A (ja) * 2004-03-10 2007-10-11 アギア システムズ インコーポレーテッド シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法
KR101173526B1 (ko) 2004-03-10 2012-08-14 에이저 시스템즈 인크 실리콘－게르마늄층에서 고 게르마늄 농도를 갖는 바이폴라접합 트랜지스터 및 바이폴라 접합 트랜지스터를 형성하는방법

Also Published As

Publication number Publication date
US20040004270A1 (en) 2004-01-08
EP0881669B1 (en) 2005-12-14
EP0881669A1 (en) 1998-12-02
DE69734871D1 (de) 2006-01-19
US6624017B1 (en) 2003-09-23

Similar Documents

Publication Publication Date Title
JPH1187364A (ja) 垂直構造の高キャリア移動度トランジスタおよびその製造方法
US5296391A (en) Method of manufacturing a bipolar transistor having thin base region
US6756604B2 (en) Si-Ge base heterojunction bipolar device
US6362065B1 (en) Blocking of boron diffusion through the emitter-emitter poly interface in PNP HBTs through use of a SiC layer at the top of the emitter epi layer
US6509242B2 (en) Heterojunction bipolar transistor
KR100275540B1 (ko) 초자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법
JPH0677245A (ja) バイポーラ・トランジスタおよびその製造方法
JP2000031155A (ja) 低雑音たて形バイポ―ラトランジスタとその製造方法
JPH0864615A (ja) バイポーラトランジスタの製造方法
JPH05182980A (ja) ヘテロ接合バイポーラトランジスタ
JPH0712057B2 (ja) トランジスタ及びその製造方法
JP2705344B2 (ja) 半導体装置及びその製造方法
US5500554A (en) Bipolar transistor having reduced base-collector capacitance while maintaining improved cut-off frequency
JP2002524853A (ja) バイポーラトランジスタを備える半導体デバイスの製造方法
KR20030028483A (ko) 실리콘 바이폴라 트랜지스터, 실리콘 바이폴라트랜지스터의 회로 장치 및 제조 방법
US7714361B2 (en) Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor
JP3515944B2 (ja) ヘテロバイポーラトランジスタ
US5614425A (en) Method of fabricating a bipolar transistor operable at high speed
US8227319B2 (en) Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor
US5523614A (en) Bipolar transistor having enhanced high speed operation through reduced base leakage current
US20020038874A1 (en) Hetero-bipolar transistor and method of manufacture thereof
JPH0982948A (ja) 半導体装置および半導体装置の製造方法
JPH08115921A (ja) ヘテロ接合バイポーラトランジスタ，及びその製造方法
JP2707436B2 (ja) 電界効果トランジスタの製造方法
JPH04348037A (ja) 半導体装置とその製造方法