JPH1187700A

JPH1187700A - 半導体集積回路

Info

Publication number: JPH1187700A
Application number: JP23956397A
Authority: JP
Inventors: Naoyuki Maekawa; 尚之前川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】隣接するＭＯＳトランジスタ間でバイポーラ
トランジスタを寄生的に形成することにより、素子面積
を増大させることなく静電破壊耐量を向上させる。【解決手段】ｐ型半導体基板１０１に形成されたｎ型
ドレイン拡散層１０２、ｎ型ソース拡散層１０３および
ゲート電極１０６からなるｎＭＯＳトランジスタ１０７
と、ｎ型ドレイン拡散層１０４、ｎ型ソース拡散層１０
５およびゲート電極１０６からなるｎＭＯＳトランジス
タ１０８とを形成し、各拡散層１０２〜１０５の相互の
距離をすべて同一の値Ｘにする。そして、これにより、
ドレイン拡散層１０２とソース拡散層１０３との間、ソ
ース拡散層１０３とドレイン拡散層１０４との間、ドレ
イン拡散層１０４とソース拡散層１０５との間、ソース
拡散層１０５とドレイン拡散層１０２との間にそれぞれ
寄生バイポーラトランジスタを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば保護回路
等の半導体集積回路に関するものであり、特に、ＭＯＳ
トランジスタの静電破壊耐量を向上させた半導体集積回
路に関するものである。

【０００２】

【従来の技術】従来の半導体集積回路について、半導体
チップに形成される入力保護回路の場合を例にとって説
明する。

【０００３】一般に、半導体集積回路では、内部回路と
入力用パッドとの間に入力保護回路が設けられている。
この入力保護回路は、人体からの静電気の放電等による
半導体チップの静電破壊を防止するために使用されてい
る。

【０００４】また、かかる入力保護回路として、ソー
ス、ゲートおよび基板バイアス電位を同電位にしたダミ
ーＭＯＳトランジスタを用いたものが知られている。

【０００５】

【発明が解決しようとする課題】図８は、従来の入力保
護回路の一構成例を示す回路図である。

【０００６】同図に示したように、入力用パッド８０１
と内部回路（図示せず）とを繋ぐ配線８０２には、入力
保護回路８０３が接続されている。

【０００７】ここで、この入力保護回路８０３は、ｎＭ
ＯＳトランジスタ８０４とｐＭＯＳトランジスタ８０５
とを有している。そして、ｎＭＯＳトランジスタ８０４
は、ソース、ゲートおよび基板バイアス端子がグランド
ラインＧＮＤに接続されており、ドレインが配線８０２
に接続されている。一方、ｐＭＯＳトランジスタ８０５
は、ソース、ゲートおよび基板バイアス端子が同一の電
源ラインＶ_DDに接続されており、ドレインが配線８０２
に接続されている。

【０００８】図９は、かかる入力保護回路で使用される
ｎＭＯＳトランジスタ８０４の構造を示す概念図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ａ断面図で
ある。

【０００９】同図に示したように、ｐ型半導体基板９０
１の表面には、ｎ型ドレイン拡散層９０２とｎ型ソース
拡散層９０３とが形成されている。そして、このｎ型ド
レイン拡散層９０２とｎ型ソース拡散層９０３との間の
領域上には、ゲート酸化膜９０４を介して、ゲート電極
９０５が形成されている。

【００１０】なお、ｐＭＯＳトランジスタの構成も図９
の場合とほぼ同様であるので、説明を省略する。

【００１１】かかる入力保護回路では、ＭＯＳトランジ
スタ内に寄生的に存在しているバイポーラトランジスタ
によって、静電破壊耐量の向上が図られている。

【００１２】例えば、図９に示したようなｎＭＯＳトラ
ンジスタ８０４では、ｎ型ソース拡散層９０３をエミッ
タとし、ｐ型半導体基板９０１をベースとし、ｎ型ドレ
イン拡散層９０２をコレクタとした寄生バイポーラトラ
ンジスタが存在している（図示せず）。

【００１３】このようなｎＭＯＳトランジスタ８０４に
おいて、ｎ型ドレイン拡散層９０２に静電気等によって
正電位のサージ電圧が印可された場合、このｎ型ドレイ
ン拡散層９０２とｐ型半導体基板９０１との間にアバラ
ンシェブレークダウンが生じる。そして、このときに流
れるアバランシェ電流によってｐ型半導体基板９０１の
電圧降下が生じ、ｎ型ドレイン拡散層９０２とｐ型半導
体基板９０１との間の接合を導通させるだけの電位差が
生じる。このため、この寄生バイポーラトランジスタが
オンして、かかる寄生バイポーラトランジスタにもサー
ジ電流が流れる。このサージ電流によって、ｎＭＯＳト
ランジスタ８０４の静電破壊耐量は、ｎ型ドレイン拡散
層９０２とｐ型半導体基板９０１とのダイオード接合に
おける静電破壊耐量よりも高い値に引き上げられる。

【００１４】なお、ｐＭＯＳトランジスタ８０５の静電
破壊耐量も、ｎＭＯＳトランジスタ８０４の場合と同様
の原理で決定される。

【００１５】ここで、このような入力保護回路におい
て、静電破壊耐量を向上させて十分な値を得るために
は、ＭＯＳトランジスタのゲート幅（すなわち寄生バイ
ポーラトランジスタのベース長）を長くしなければなら
ない。

【００１６】これは、かかる寄生バイポーラトランジス
タにおいては、サージ電流がゲート電極９０５のゲート
幅（ベース長）方向に分散して流れるため、電流集中に
よる熱暴走を防いで静電破壊耐量を向上させるために
は、ベース長を長くして電流密度を低減させる必要があ
るためである。

【００１７】このため、従来の入力保護回路には、静電
破壊耐量を向上させようとするとＭＯＳトランジスタの
素子面積が大きくなってしまい、これによりチップ面積
が増大してしまうという欠点があった。

【００１８】

【課題を解決するための手段】この発明に係る半導体集
積回路は、第１導電型の半導体基板に形成された第２導
電型のソース領域および第２導電型のドレイン領域と、
ソース領域とドレイン領域との間の領域上に絶縁膜を介
して形成されたゲート電極とを有するＭＯＳトランジス
タを複数個並列に配置してなる半導体集積回路に関する
ものである。

【００１９】そして、隣接するＭＯＳトランジスタ間で
ソース領域とドレイン領域とが対向しており、同一のＭ
ＯＳトランジスタにおけるソース領域とドレイン領域と
の間隔が、隣接するＭＯＳトランジスタ間におけるソー
ス領域とドレイン領域との間隔と実質的に同一であり、
それぞれのＭＯＳトランジスタのソース領域どうしが互
いに接続され且つそれぞれのＭＯＳトランジスタのドレ
イン領域どうしが互いに接続されたことを特徴としてい
る。

【００２０】このような構成によれば、ＭＯＳトランジ
スタの素子面積を増大させることなく、寄生バイポーラ
トランジスタ個数を増やして実質的にベース長を増加さ
せることができる。そして、これにより、チップ面積を
増大させることなく、静電破壊耐量を向上させることが
可能になる。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、この発明を入力保護回路に適用した場合を例にと
って、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。

【００２２】第１の実施の形態まず、この発明の第１の実施の形態について、図１およ
び図２を用いて説明する。

【００２３】図１は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のａ−ａ断面図である。

【００２４】同図に示したように、ｐ型半導体基板１０
１の表面には、ｎ型ドレイン拡散層１０２とｎ型ソース
拡散層１０３とが形成され、さらに、ｎ型ドレイン拡散
層１０４とｎ型ソース拡散層１０５とが形成されてい
る。ここで、図１に示したように、ｎ型ドレイン拡散層
１０４はｎ型ソース拡散層１０３に隣接させて配置さ
れ、また、ｎ型ソース拡散層１０５はｎ型ドレイン拡散
層１０２に隣接させて配置されている。

【００２５】そして、このｐ型半導体基板１０１上に
は、ゲート酸化膜１０６ａを介して、ｎ型ドレイン拡散
層１０２とｎ型ソース拡散層１０３との間の領域および
ｎ型ドレイン拡散層１０４とｎ型ソース拡散層１０５と
の間の領域を覆うように、ゲート電極１０６が形成され
ている。

【００２６】これにより、ｎ型ドレイン拡散層１０２、
ｎ型ソース拡散層１０３およびゲート電極１０６によっ
てｎＭＯＳトランジスタ１０７が構成され、且つ、ｎ型
ドレイン拡散層１０４、ｎ型ソース拡散層１０５および
ゲート電極１０６によってｎＭＯＳトランジスタ１０８
が構成されている。

【００２７】ここで、２個のｎ型ドレイン拡散層１０
２，１０４は、同じ不純物プロファイルを有している。
同様に、２個のｎ型ソース拡散層１０３，１０５も、同
じ不純物プロファイルを有している。

【００２８】また、この実施の形態では、２個のｎＭＯ
Ｓトランジスタ１０７，１０８のソース・ドレイン間距
離（すなわち、ｎ型ドレイン拡散層１０２とｎ型ソース
拡散層１０３との距離、および、ｎ型ドレイン拡散層１
０４とｎ型ソース拡散層１０５との距離）は、同一の値
Ｘとした。さらに、２個のｎＭＯＳトランジスタ１０
７，１０８間における拡散層の距離（すなわち、ｎ型ド
レイン拡散層１０２とｎ型ソース拡散層１０５との距
離、および、ｎ型ソース拡散層１０３とｎ型ドレイン拡
散層１０４との距離）も、各ｎＭＯＳトランジスタ１０
７，１０８のソース・ドレイン間距離と同一の値Ｘとし
た。

【００２９】このように、この実施の形態では、ｎ型ド
レイン拡散層１０２，１０４の不純物濃度およびｎ型ソ
ース拡散層１０３，１０５の不純物濃度をそれぞれ同一
とし、且つ、これらの４個の拡散層１０２〜１０５相互
間の距離をすべて同じ値Ｘとしたので、同一特性の４個
のバイポーラトランジスタを寄生的に形成することがで
きる。

【００３０】図２（Ａ）は、かかるバイポーラトランジ
スタの構造を説明するための概念図である。

【００３１】同図に示したように、バイポーラトランジ
スタ２０６は、ｎ型ソース拡散層１０３をエミッタと
し、ｐ型半導体基板１０１をベースとし、且つ、ｎ型ド
レイン拡散層１０２をコレクタとしている。また、バイ
ポーラトランジスタ２０７は、ｎ型ソース拡散層１０５
をエミッタとし、ｐ型半導体基板１０１をベースとし、
且つ、ｎ型ドレイン拡散層１０４をコレクタとしてい
る。さらに、バイポーラトランジスタ２０８は、ｎ型ソ
ース拡散層１０３をエミッタとし、ｐ型半導体基板１０
１をベースとし、且つ、ｎ型ドレイン拡散層１０４をコ
レクタとしている。そして、バイポーラトランジスタ２
０９は、ｎ型ソース拡散層１０５をエミッタとし、ｐ型
半導体基板１０１をベースとし、且つ、ｎ型ドレイン拡
散層１０２をコレクタとしている。

【００３２】なお、ｐＭＯＳトランジスタおよびこれに
寄生するバイポーラトランジスタの構成も図１および図
２（Ａ）の場合とほぼ同様であるので、説明を省略す
る。

【００３３】図２（Ｂ）は、この実施の形態のｎＭＯＳ
トランジスタ１０７，１０８およびｐＭＯＳトランジス
タ（図１では図示せず）を用いて構成した入力保護回路
を示す回路図である。

【００３４】同図に示したように、入力用パッド２０１
と内部回路（図示せず）とを繋ぐ配線２０２には、入力
保護回路２０３が接続されている。

【００３５】この入力保護回路２０３は、並列に接続さ
れた２個のｎＭＯＳトランジスタ１０７，１０８と、並
列に接続された２個のｐＭＯＳトランジスタ２０４，２
０５とを有している。そして、ｎＭＯＳトランジスタ１
０７，１０８は、ソース、ゲートおよび基板バイアス端
子がグランドラインＧＮＤに接続されており、ドレイン
が配線２０２に接続されている。一方、ｐＭＯＳトラン
ジスタ２０４，２０５は、ソース、ゲートおよび基板バ
イアス端子が同一の電源ラインＶ_DDに接続されており、
ドレインが配線２０２に接続されている。

【００３６】また、この入力保護回路２０３は、寄生的
に形成された８個のバイポーラトランジスタ２０６〜２
１３を備えている。

【００３７】このうち、４個のバイポーラトランジスタ
２０６〜２０９は、ｎＭＯＳトランジスタ１０７，１０
８と並列に接続されている。すなわち、バイポーラトラ
ンジスタ２０６〜２０９は、それぞれ、ベースおよびエ
ミッタがグランドラインＧＮＤに接続されており、且
つ、コレクタが配線２０２に接続されている。

【００３８】また、これと同様にして、２個のｐＭＯＳ
トランジスタ２０４，２０５に寄生して、４個のバイポ
ーラトランジスタ２１０〜２１３が形成されている。

【００３９】そして、これらの４個のバイポーラトラン
ジスタ２１０〜２１３は、ｐＭＯＳトランジスタ２０
４，２０５と並列に接続されている。すなわち、バイポ
ーラトランジスタ２１０〜２１３は、それぞれ、ベース
およびエミッタが電源ラインＶ_DDに接続されており、且
つ、コレクタが配線２０２に接続されている。

【００４０】次に、この実施の形態に係る半導体集積回
路が静電破壊耐量を向上させることができる理由につい
て説明する。

【００４１】図１および図２に示したｎＭＯＳトランジ
スタ１０７，１０８において、ｎ型ドレイン拡散層１０
２，１０４に静電気等によって正電位のサージ電圧が印
可された場合、このｎ型ドレイン拡散層１０２，１０４
とｐ型半導体基板１０１との間にアバランシェブレーク
ダウンが生じる。そして、このときに流れるアバランシ
ェ電流によってｐ型半導体基板１０１の電圧降下が生
じ、ｎ型ドレイン拡散層１０２，１０４とｐ型半導体基
板１０１との間の接合を導通させるだけの電位差が生じ
る。このため、このバイポーラトランジスタ２０６〜２
０９がオンして、かかるバイポーラトランジスタ２０６
〜２０９にもサージ電流が流れる。そして、このサージ
電流によって、ｎＭＯＳトランジスタ１０７，１０８の
静電破壊耐量が引き上げられる。ここで、上述したよう
に、各ドレイン拡散層１０２，１０４は不純物濃度が同
一であり且つ各ソース拡散層１０３，１０５も不純物濃
度が同一であるので、４個のバイポーラトランジスタ２
０６〜２０９はほぼ同一の電流輸送能力を備えており、
従って、上述のサージ電流は各バイポーラトランジスタ
２０６〜２０９にほぼ均等に流れる。

【００４２】なお、ｐＭＯＳトランジスタ２０４，２０
５の場合も、ｎＭＯＳトランジスタ１０７，１０８の場
合と同様、寄生バイポーラトランジスタ２１０〜２１３
によって、静電破壊耐量を引き上げることができる。

【００４３】このように、この実施の形態によれば、寄
生バイポーラトランジスタを、同一のＭＯＳトランジス
タ１０７，１０８，２０４，２０５内だけでなく、隣接
するＭＯＳトランジスタ間にも形成することができる。
従って、ＭＯＳトランジスタ１個あたりの寄生バイポー
ラトランジスタの形成数を、従来の２倍にすることがで
きる。

【００４４】さらに、通常の半導体集積回路では、ドレ
イン拡散層１０２，１０４およびソース拡散層１０３，
１０５は、アルミニウム配線（図示せず）との接続のた
めのコンタクト領域や、ゲート電極１０６のコンタクト
合わせ余裕、周辺分離領域（図示せず）とのコンタクト
合わせ余裕等を確保するために、長さの方が幅よりも数
倍大きくなる。従って、隣接するＭＯＳトランジスタ間
に形成されたバイポーラトランジスタ２０８，２０９
は、同一ＭＯＳトランジスタ内に形成されたバイポーラ
トランジスタ２０６，２０７よりもベース長を大きくす
ることができ、この点も、静電破壊耐量を向上させる上
で非常に有効である。

【００４５】このような理由により、この実施の形態に
よれば、素子面積を増大させることなく静電破壊耐量を
向上させることができる。

【００４６】第２の実施の形態次に、この発明の第２の実施の形態について、図３を用
いて説明する。

【００４７】図３は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。

【００４８】同図に示したように、ｐ型半導体基板３０
１の表面には、Ｌ形のｎ型ドレイン拡散層３０２と矩形
のｎ型ソース拡散層３０３とが形成されており、さら
に、Ｌ形のｎ型ドレイン拡散層３０４と矩形のｎ型ソー
ス拡散層３０５とが形成されている。

【００４９】また、このｐ型半導体基板３０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
３０２とｎ型ソース拡散層３０３との間の領域およびｎ
型ドレイン拡散層３０４とｎ型ソース拡散層３０５との
間の領域を覆うように、ゲート電極３０６が形成されて
いる。

【００５０】そして、ｎ型ドレイン拡散層３０２、ｎ型
ソース拡散層３０３およびゲート電極３０６によってｎ
ＭＯＳトランジスタ３０７が構成され、且つ、ｎ型ドレ
イン拡散層３０４、ｎ型ソース拡散層３０５およびゲー
ト電極３０６によってｎＭＯＳトランジスタ３０８が構
成されている。

【００５１】ここで、図３に示したように、ｎ型ドレイ
ン拡散層３０２とｎ型ソース拡散層３０５とは、互いに
隣接し、且つ、ｎ型ドレイン拡散層３０２の側面がｎ型
ソース拡散層３０５の側面３０５ａ，３０５ｂと対向す
るように形成されている。また、これと同様に、ｎ型ド
レイン拡散層３０４とｎ型ソース拡散層３０３とは、互
いに隣接し、且つ、ｎ型ドレイン拡散層３０４の側面が
ｎ型ソース拡散層３０３の側面３０３ａ，３０３ｂと対
向するように形成されている。

【００５２】この実施の形態でも、上述の第１の実施の
形態と同様、２個のｎ型ドレイン拡散層３０２，３０４
は同じ不純物プロファイルを有しており、且つ、２個の
ｎ型ソース拡散層３０３，３０５は同じ不純物プロファ
イルを有している。

【００５３】また、この実施の形態でも、２個のｎＭＯ
Ｓトランジスタ３０７，３０８のソース・ドレイン間距
離（すなわち、ｎ型ドレイン拡散層３０２とｎ型ソース
拡散層３０３との距離、および、ｎ型ドレイン拡散層３
０４とｎ型ソース拡散層３０５との距離）は、同一の値
Ｘとした（図示せず）。さらに、２個のｎＭＯＳトラン
ジスタ３０７，３０８間における拡散層の距離（すなわ
ち、ｎ型ドレイン拡散層３０２とｎ型ソース拡散層３０
５との距離、および、ｎ型ソース拡散層３０３とｎ型ド
レイン拡散層３０４との距離）も、各ｎＭＯＳトランジ
スタ３０７，３０８のソース・ドレイン間距離と同一の
値Ｘとした。

【００５４】このように、この実施の形態でも、ｎ型ド
レイン拡散層３０２，３０４の不純物濃度およびｎ型ソ
ース拡散層３０３，３０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層３０２〜３０５の間のの距離
をすべて同じ値Ｘとしたので、同一特性の４個のバイポ
ーラトランジスタを寄生的に形成することができる。

【００５５】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。

【００５６】また、ｎＭＯＳトランジスタ３０７，３０
８およびｐＭＯＳトランジスタ（図３では図示せず）を
用いて構成した入力保護回路の構成も、上述の第１の実
施の形態の場合（図２参照）と同様であるので、説明を
省略する。

【００５７】この実施の形態によれば、上述のような構
成により、第１の実施の形態と同様にして合計８個の寄
生バイポーラトランジスタを形成することができる。従
って、第１の実施の形態の場合と同様の理由により、静
電破壊耐量を向上させることができる。

【００５８】また、この実施の形態では、ドレイン拡散
層３０２，３０４をＬ形に形成してソース拡散層３０
３，３０５の二側面３０３ａ，３０３ｂ，３０５ａ，３
０５ｂを囲むようにしたので、隣接するＭＯＳトランジ
スタ間に形成されたバイポーラトランジスタのベース長
を、上述の第１の実施の形態の場合よりもさらに大きく
することができる。

【００５９】従って、この実施の形態によれば、素子面
積の増大を伴わずに、第１の実施の形態の場合よりもさ
らに静電破壊耐量を向上させることができる。

【００６０】なお、この実施の形態では、上述のよう
に、ドレイン拡散層をＬ形に形成してソース拡散層の二
側面を囲む構造としたが、ソース拡散層の三側面を囲む
構造としてもよいことはもちろんである。また、ソース
拡散層がドレイン拡散層を囲むように形成できること
も、もちろんである。

【００６１】第３の実施の形態次に、この発明の第３の実施の形態について、図４およ
び図５を用いて説明する。

【００６２】図４は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。

【００６３】同図に示したように、ｐ型半導体基板４０
１の表面には、ｎ型ドレイン拡散層４０２とｎ型ソース
拡散層４０３とが形成され、さらに、ｎ型ドレイン拡散
層４０４とｎ型ソース拡散層４０５とが形成されてい
る。

【００６４】また、このｐ型半導体基板４０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
４０２とｎ型ソース拡散層４０３との間の領域、ｎ型ソ
ース拡散層４０３とｎ型ドレイン拡散層４０４との間の
領域、ｎ型ドレイン拡散層４０４とｎ型ソース拡散層４
０５との間の領域およびｎ型ソース拡散層４０５とｎ型
ドレイン拡散層４０２との間の領域を覆うように、十字
形のゲート電極４０６が形成されている。

【００６５】ここで、この実施の形態でも、２個のｎ型
ドレイン拡散層４０２，４０４の不純物プロファイルは
同一とし、且つ、２個のｎ型ソース拡散層３０３，３０
５の不純物プロファイルも同一とした。

【００６６】そして、拡散層４０２〜４０５相互間の距
離も、それぞれ同一の値Ｘとした（図示せず）。

【００６７】このような構成により、この実施の形態で
は、４個のｎＭＯＳトランジスタ４０７〜４１０を得る
ことができる。

【００６８】このように、この実施の形態でも、ｎ型ド
レイン拡散層４０２，４０４の不純物濃度およびｎ型ソ
ース拡散層４０３，４０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層４０２〜４０５相互間の距離
をすべて同じ値Ｘとしたので、同一特性の４個のバイポ
ーラトランジスタを寄生的に形成することができる。

【００６９】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。

【００７０】図５は、この実施の形態のｎＭＯＳトラン
ジスタ４０７〜４１０およびｐＭＯＳトランジスタ（図
１では図示せず）を用いて構成した入力保護回路を示す
回路図である。

【００７１】同図に示したように、入力用パッド５０１
と内部回路（図示せず）とを繋ぐ配線５０２には、入力
保護回路５０３が接続されている。

【００７２】そして、この入力保護回路５０３は、並列
に接続された４個のｎＭＯＳトランジスタ４０７〜４１
０と、並列に接続された４個のｐＭＯＳトランジスタ５
０４〜５０７とを有している。そして、ｎＭＯＳトラン
ジスタ４０７〜４１０は、ソース、ゲートおよび基板バ
イアス端子がグランドラインＧＮＤに接続されており、
ドレインが配線５０２に接続されている。一方、ｐＭＯ
Ｓトランジスタ５０４〜５０７は、ソース、ゲートおよ
び基板バイアス端子が同一の電源ラインＶ_DDに接続され
ており、ドレインが配線５０２に接続されている。

【００７３】また、図５に示したように、この入力保護
回路５０３は、第１の実施の形態の場合（図２（Ａ）参
照）と同様にして寄生的に形成された８個のバイポーラ
トランジスタ５０８〜５１５を備えている。

【００７４】このうち、４個のバイポーラトランジスタ
５０８〜５１１は、ｎＭＯＳトランジスタ４０７〜４１
０と並列に接続されている。すなわち、バイポーラトラ
ンジスタ５０８〜５１１は、それぞれ、ベースおよびエ
ミッタがグランドラインＧＮＤに接続されており、且
つ、コレクタが配線５０２に接続されている。

【００７５】一方、バイポーラトランジスタ５１２〜５
１５は、ｎＭＯＳトランジスタ５０４〜５０７と並列に
接続されている。すなわち、バイポーラトランジスタ５
１２〜５１５は、それぞれ、ベースおよびエミッタが電
源ラインＶ_DDに接続されており、且つ、コレクタが配線
５０２に接続されている。

【００７６】このような構成により、この実施の形態で
も、合計８個の同一特性の寄生バイポーラトランジスタ
を形成することができる。従って、第１の実施の形態の
場合と同様の理由により、素子面積の増大を伴わずに静
電破壊耐量を向上させることができる。

【００７７】また、この実施の形態では、ゲート電極４
０６を十字形に形成したことにより、このゲート電極４
０６をマスクとしたセルフアラインで、ドレイン拡散層
４０２，４０４およびソース拡散層４０３，４０５を形
成することができる。そして、これにより、各拡散層４
０２〜４０５の間隔を精度よく形成することができる。

【００７８】さらに、ゲート電極４０６を十字形に形成
したことで、このゲート電極４０６の側壁にサイドウォ
ールを形成してＬＤＤ構造(Lightly Doped Drain Struc
ture)を得ることも容易となる。そして、これにより、
製造段階でサブミクロンプロセスや高耐圧プロセスを適
用することが容易となる。

【００７９】加えて、ゲート電極４０６を十字形に形成
したことで、すべての寄生バイポーラトランジスタ５０
８〜５１５のベース領域に印可される電界を均一にする
ことができる。すなわち、図４の場合であれば、ゲート
電極４０６が寄生バイポーラトランジスタ５０８，５０
９のベース領域に印加する電界と同様の電界を寄生バイ
ポーラトランジスタ５１０，５１１のベース領域にも印
可することができる。そして、これにより、各バイポー
ラトランジスタ５０８〜５１５に流れるサージ電流の均
等化を促進することができ、静電破壊耐量を第１の実施
の形態の場合よりもさらに静電破壊耐量を向上させるこ
とができる。

【００８０】併せて、この実施の形態によれば、ＭＯＳ
トランジスタの形成面積を低減させることもできるの
で、通常の論理回路を構成する半導体集積回路に適用し
ても有効である。

【００８１】なお、この実施の形態を上述の第２の実施
の形態と組み合わせて半導体集積回路を構成できること
は、もちろんである。

【００８２】第４の実施の形態次に、この発明の第４の実施の形態について、図６を用
いて説明する。

【００８３】図６は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。

【００８４】同図に示したように、ｐ型半導体基板６０
１の表面には、ｎ型ドレイン拡散層６０２とｎ型ソース
拡散層６０３とが形成され、さらに、ｎ型ドレイン拡散
層６０４とｎ型ソース拡散層６０５とが形成されてい
る。

【００８５】また、このｐ型半導体基板６０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
６０２とｎ型ソース拡散層６０３との間の領域およびｎ
型ドレイン拡散層６０４とｎ型ソース拡散層６０５との
間の領域を覆うように、ゲート電極６０６が形成されて
いる。

【００８６】そして、ｎ型ドレイン拡散層６０２、ｎ型
ソース拡散層６０３およびゲート電極６０６によってｎ
ＭＯＳトランジスタ６０７が構成され、且つ、ｎ型ドレ
イン拡散層６０４、ｎ型ソース拡散層６０５およびゲー
ト電極６０６によってｎＭＯＳトランジスタ６０８が構
成されている。

【００８７】ここで、図６に示したように、各拡散層６
０２〜６０５は、それぞれ、コーナー部が直線状のカッ
ト面６０２ａ，６０３ａ，６０４ａ，６０５ａでカット
された形状に形成されている。そして、これらの各カッ
ト面６０２ａ，６０３ａ，６０４ａ，６０５ａは、相互
に対向する位置に設けられている。

【００８８】この実施の形態でも、２個のｎ型ドレイン
拡散層６０２，６０４は同じ不純物プロファイルを有し
ており、且つ、２個のｎ型ソース拡散層６０３，６０５
は同じ不純物プロファイルを有している。

【００８９】また、この実施の形態でも、上述の各コー
ナー部を除いて、２個のｎＭＯＳトランジスタ６０７，
６０８のソース・ドレイン間距離（すなわち、ｎ型ドレ
イン拡散層６０２とｎ型ソース拡散層６０３との距離、
および、ｎ型ドレイン拡散層６０４とｎ型ソース拡散層
６０５との距離）は、同一の値Ｘとした。そして、２個
のｎＭＯＳトランジスタ６０７，６０８間における拡散
層の距離（すなわち、ｎ型ドレイン拡散層６０２とｎ型
ソース拡散層６０５との距離、および、ｎ型ソース拡散
層６０３とｎ型ドレイン拡散層６０４との距離）も、各
ｎＭＯＳトランジスタ６０７，６０８のソース・ドレイ
ン間距離と同一の値Ｘとした（図示せず）。

【００９０】このように、この実施の形態でも、ｎ型ド
レイン拡散層６０２，６０４の不純物濃度およびｎ型ソ
ース拡散層６０３，６０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層６０２〜６０５の間の距離を
すべて同じ値Ｘとしたので、同一特性の４個のバイポー
ラトランジスタを寄生的に形成することができる。

【００９１】また、図６に示したように、この実施の形
態では、各拡散層６０２〜６０５のコーナー部をカット
しているので、各拡散層６０２〜６０５間の距離は、こ
れらのコーナー部においては、他の部分における距離Ｘ
よりも大きくなる。従って、これらのコーナー部にサー
ジ電流が集中的に流れ込むことを防止して電流密度の均
一化を促進することが可能となる。

【００９２】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。

【００９３】さらに、ｎＭＯＳトランジスタ６０７，６
０８およびｐＭＯＳトランジスタ（図６では図示せず）
を用いて構成した入力保護回路の構成も、上述の第１の
実施の形態の場合（図２参照）と同様であるので、説明
を省略する。

【００９４】このように、この実施の形態によれば、第
１の実施の形態と同様にして合計８個の同一特性の寄生
バイポーラトランジスタを形成することができる。従っ
て、第１の実施の形態の場合と同様の理由により、静電
破壊耐量を向上させることができる。

【００９５】また、上述したように、この実施の形態で
は、ＭＯＳトランジスタを構成する各拡散層のコーナー
部をカットしたので各寄生バイポーラトランジスタに流
れるサージ電流の電流密度を均一化することができ、従
って、第１の実施の形態の場合よりもさらに静電破壊耐
量を向上させることができる。

【００９６】なお、この実施の形態では、カット面６０
２ａ，６０３ａ，６０４ａ，６０５ａを直線状に形成し
たが、例えば曲線状に形成しても同様の効果を得ること
ができる。

【００９７】また、この実施の形態を上述の第３の実施
の形態と組み合わせて実施してもよいことはもちろんで
ある。

【００９８】第５の実施の形態次に、この発明の第５の実施の形態について、図７を用
いて説明する。

【００９９】図７は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。

【０１００】同図に示したように、ｐ型半導体基板７０
１の表面には、ｋ個のｎ型ドレイン拡散層７０２−１〜
７０２−ｋとｋ個のｎ型ソース拡散層７０３−１〜７０
３−ｋとが形成されている。ここで、図７に示したよう
に、これらの拡散層７０２−１〜７０２−ｋ，７０３−
１〜７０３−ｋは、ｎ型ドレイン拡散層７０２−１〜７
０２−ｋの上下方向および横方向にｎ型ソース拡散層７
０３−１〜７０３−ｋが隣接するように配置されてい
る。

【０１０１】また、このｐ型半導体基板７０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
７０２−１〜７０２−ｋとｎ型ソース拡散層７０３−１
〜７０３−ｋとの間の領域を覆うように、ゲート電極７
０４が形成されている。

【０１０２】ここで、各型ドレイン拡散層７０２−１〜
７０２−ｋは同じ不純物プロファイルを有し、且つ、各
ｎ型ソース拡散層７０３−１〜７０３−ｋは同じ不純物
プロファイルを有するものとした。

【０１０３】また、各拡散層７０２−１〜７０２−ｋ，
７０３−１〜７０３−ｋ相互間の距離は、第１の実施の
形態の場合と同様、すべて同じ値Ｘとした（図示せ
ず）。

【０１０４】そして、ｎ型ドレイン拡散層７０２−１〜
７０２−ｋ、ｎ型ソース拡散層７０３−１〜７０３−ｋ
およびゲート電極７０４によって、ｋ個のｎＭＯＳトラ
ンジスタが構成されている。

【０１０５】このように、この実施の形態では、ｎ型ド
レイン拡散層７０２−１〜７０２−ｋの不純物濃度およ
びｎ型ソース拡散層７０３−１〜７０３−ｋの不純物濃
度をそれぞれ同一とし、且つ、各拡散層７０２−１〜７
０２−ｋ，７０３−１〜７０３−ｋの間の距離をすべて
同じ値Ｘとしたので、同一特性の３ｋ−２個のバイポー
ラトランジスタを寄生的に形成することができる。

【０１０６】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。

【０１０７】さらに、ｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタ（図７では図示せず）を用いて構成し
た入力保護回路の構成も、ｎＭＯＳトランジスタおよび
ｐＭＯＳトランジスタをｋ個ずつ用いている点を除いて
上述の第１の実施の形態の場合（図２参照）とほぼ同様
であるので、説明を省略する。

【０１０８】このように、この実施の形態によれば、２
ｋ個のＭＯＳトランジスタを用いて入力保護回路を構成
することとしたので、３ｋ−２個のバイポーラトランジ
スタを寄生的に形成することができ、その分だけ第１の
実施の形態の場合よりも静電破壊耐量を向上させること
ができる。

【０１０９】なお、この実施の形態を上述の第２〜第４
の実施の形態と組み合わせて実施してもよいことはもち
ろんである。

【０１１０】また、以上の各実施の形態では、この発明
を入力保護回路に適用した場合を例にとって説明した
が、他の種類の回路にも適用することができるのはもち
ろんである。

【０１１１】

【発明の効果】以上詳細に説明したように、この発明に
係る半導体集積回路によれば、素子面積を増大させるこ
となく静電破壊耐量を向上させることができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る半導体集積回路の要部
構成を概略的に示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）のａ−ａ断面図である。

【図２】第１の実施の形態の構成を説明するための図で
あり、（Ａ）は寄生バイポーラトランジスタの構成を示
す回路図、（Ｂ）は入力保護回路の構成を示す回路図で
ある。

【図３】第２実施の形態に係る半導体集積回路の要部構
成を概略的に示す平面図である。

【図４】第３の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。

【図５】第３の実施の形態に係る入力保護回路の構成を
示す回路図である。

【図６】第４の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。

【図７】第５の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。

【図８】従来の入力保護回路の一構成例を示す回路図で
ある。

【図９】従来の入力保護回路で使用されるｎＭＯＳトラ
ンジスタの構造を示す概念図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のａ−ａ断面図である。

【符号の説明】

１０１ｐ型半導体基板１０２，１０５ｎ型ドレイン拡散層１０３，１０４ｎ型ソース拡散層１０６ゲート電極１０７，１０８ｎＭＯＳトランジスタ２０１パッド２０２配線２０３入力保護回路２０４，２０５ｐＭＯＳトランジスタ２０６〜２１３バイポーラトランジスタ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板に形成された第
２導電型のソース領域および第２導電型のドレイン領域
と、前記ソース領域と前記ドレイン領域との間の領域上
に絶縁膜を介して形成されたゲート電極とを有するＭＯ
Ｓトランジスタを複数個並列に配置してなる半導体集積
回路において、隣接する前記ＭＯＳトランジスタ間で前記ソース領域と
前記ドレイン領域とが対向しており、同一の前記ＭＯＳトランジスタにおける前記ソース領域
と前記ドレイン領域との間隔が、隣接する前記ＭＯＳト
ランジスタ間における前記ソース領域と前記ドレイン領
域との間隔と実質的に同一であり、それぞれの前記ＭＯＳトランジスタの前記ソース領域ど
うしが互いに接続され、且つ、それぞれの前記ＭＯＳト
ランジスタの前記ドレイン領域どうしが互いに接続され
た、ことを特徴とする半導体集積回路。
【請求項２】前記ソース領域または前記ドレイン領域
の一方が、前記ソース領域または前記ドレイン領域の他
方の外周側面の二面または三面を等間隔で囲むように形
成されたことを特徴とする請求項１に記載の半導体集積
回路。
【請求項３】隣接する前記ＭＯＳトランジスタ間の前
記ソース領域と前記ドレイン領域との間の領域上に、さ
らにゲート電極を設けたことを特徴とする請求項１に記
載の半導体集積回路。
【請求項４】相互に隣接する２個の前記ＭＯＳトラン
ジスタに設けられた２個の前記ソース領域および２個の
前記ドレイン領域がそれぞれ向き合う領域で、２個の前
記ソース領域および２個の前記ドレイン領域のコーナー
部をそれぞれ直線状または曲線状にカットしたことを特
徴とする請求項１に記載の半導体集積回路。
【請求項５】すべての前記ＭＯＳトランジスタにおい
て、前記ソース領域の不純物濃度がそれぞれ同一であり
且つ前記ドレイン領域の不純物濃度がそれぞれ同一であ
ることを特徴とする請求項１〜４のいずれかに記載の半
導体集積回路。