JPH1189226A - 高圧電源回路 - Google Patents
高圧電源回路Info
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- JPH1189226A JPH1189226A JP9247140A JP24714097A JPH1189226A JP H1189226 A JPH1189226 A JP H1189226A JP 9247140 A JP9247140 A JP 9247140A JP 24714097 A JP24714097 A JP 24714097A JP H1189226 A JPH1189226 A JP H1189226A
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- 230000010355 oscillation Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 17
- 101100245453 Arabidopsis thaliana psbC gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 多出力の高圧電源回路において回路構成を簡
単にする。 【解決手段】 高圧電源回路は、発振器ＯＳＣ２１は抵
抗Ｒ４１を介してトランジスタＱ３１のベースに接続さ
れ、トランジスタＱ３１のコレクタと電源電圧Ｖｃｃ１
はトランスＴ３１の１次側のコイルに接続される。トラ
ンスＴ３１の２次側コイルには、各出力端子ＯＵＴ１、
ＯＵＴ２、ＯＵＴ３…に対応する倍電圧整流回路２１、
２２、２３、…が接続されている。倍電圧整流回路２１
は、コンデンサＣ３１、ダイオードＤ３１、Ｄ３２、コ
ンデンサＣ３２およびトランジスタＱ３２から構成さ
れ、トランジスタＱ３２は制御素子として作用する。
単にする。 【解決手段】 高圧電源回路は、発振器ＯＳＣ２１は抵
抗Ｒ４１を介してトランジスタＱ３１のベースに接続さ
れ、トランジスタＱ３１のコレクタと電源電圧Ｖｃｃ１
はトランスＴ３１の１次側のコイルに接続される。トラ
ンスＴ３１の２次側コイルには、各出力端子ＯＵＴ１、
ＯＵＴ２、ＯＵＴ３…に対応する倍電圧整流回路２１、
２２、２３、…が接続されている。倍電圧整流回路２１
は、コンデンサＣ３１、ダイオードＤ３１、Ｄ３２、コ
ンデンサＣ３２およびトランジスタＱ３２から構成さ
れ、トランジスタＱ３２は制御素子として作用する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子写真記録装置
等において使用される出力端子を複数有する高圧電源回
路に関する。
等において使用される出力端子を複数有する高圧電源回
路に関する。
【０００２】
【従来の技術】一般に、電子写真プリンタに用いられる
高圧電源は多出力のものが要求され、従来の多出力高圧
電源回路として、図３に示すような回路が用いられてい
た。図３は従来の多出力高圧電源回路を示す回路図であ
る。
高圧電源は多出力のものが要求され、従来の多出力高圧
電源回路として、図３に示すような回路が用いられてい
た。図３は従来の多出力高圧電源回路を示す回路図であ
る。
【０００３】図３に示す高圧電源回路は、各出力端子Ｏ
ＵＴ１、ＯＵＴ２、…に対応してそれぞれトランスおよ
び制御回路を有するものである。同図において、電源電
圧Ｖｃｃは、トランジスタＱ０１によりスイッチングさ
れ、トランスＴ０１により昇圧され、ダイオードＤ０
１、コンデンサＣ０１により整流されて出力端子ＯＵＴ
１の出力となる。出力端子ＯＵＴ１の出力電圧は、抵抗
Ｒ０２と抵抗Ｒ０３により分圧され、比較電圧Ｖｒｅｆ
１とコンパレータＣＰ０１により比較される。コンパレ
ータＣＰ０１の出力と発振器ＯＳＣ０１の出力はアンド
ゲートＡＮＤ０１に入力され、その出力は抵抗Ｒ０１を
介してトランジスタＱ０１のベースに入力される。
ＵＴ１、ＯＵＴ２、…に対応してそれぞれトランスおよ
び制御回路を有するものである。同図において、電源電
圧Ｖｃｃは、トランジスタＱ０１によりスイッチングさ
れ、トランスＴ０１により昇圧され、ダイオードＤ０
１、コンデンサＣ０１により整流されて出力端子ＯＵＴ
１の出力となる。出力端子ＯＵＴ１の出力電圧は、抵抗
Ｒ０２と抵抗Ｒ０３により分圧され、比較電圧Ｖｒｅｆ
１とコンパレータＣＰ０１により比較される。コンパレ
ータＣＰ０１の出力と発振器ＯＳＣ０１の出力はアンド
ゲートＡＮＤ０１に入力され、その出力は抵抗Ｒ０１を
介してトランジスタＱ０１のベースに入力される。
【０００４】出力端子ＯＵＴ１の出力電圧が所望の電圧
値より高い場合は、コンパレータＣＰ０１の出力はＬｏ
ｗレベルとなり、発振器ＯＳＣ０１の出力はトランジス
タＱ０１には入力されない。また出力端子ＯＵＴ１の出
力電圧が所望の電圧値より低い場合は、コンパレータＣ
Ｐ０１の出力はＨｉｇｈレベルとなり、発振器ＯＳＣ０
１の出力がトランジスタＱ０１に入力される。出力電圧
は、トランジスタＱ０１に発振器ＯＳＣ０１の出力が入
力された時に発生するので、出力端子ＯＵＴ１の出力電
圧は所望の値に保たれる。同様の動作が出力端子ＯＵＴ
２においても行われる。
値より高い場合は、コンパレータＣＰ０１の出力はＬｏ
ｗレベルとなり、発振器ＯＳＣ０１の出力はトランジス
タＱ０１には入力されない。また出力端子ＯＵＴ１の出
力電圧が所望の電圧値より低い場合は、コンパレータＣ
Ｐ０１の出力はＨｉｇｈレベルとなり、発振器ＯＳＣ０
１の出力がトランジスタＱ０１に入力される。出力電圧
は、トランジスタＱ０１に発振器ＯＳＣ０１の出力が入
力された時に発生するので、出力端子ＯＵＴ１の出力電
圧は所望の値に保たれる。同様の動作が出力端子ＯＵＴ
２においても行われる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の高圧電源回路においては、各出力毎にトランス、スイ
ッチングトランジスタおよび整流回路が必要になり、装
置が大型化するとともに複雑化し、さらにコストが嵩む
という問題があった。
の高圧電源回路においては、各出力毎にトランス、スイ
ッチングトランジスタおよび整流回路が必要になり、装
置が大型化するとともに複雑化し、さらにコストが嵩む
という問題があった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の高圧電源回路は、発振回路と、発振回路に接
続されたスイッチング手段と、スイッチング手段により
制御される昇圧手段と、昇圧手段に接続され、複数の出
力端毎に独立に配設した倍電圧整流回路と、倍電圧整流
回路の零電位側に接続され、各出力端の出力値に応じて
倍電圧整流回路を制御する制御素子とを具備する。
に本発明の高圧電源回路は、発振回路と、発振回路に接
続されたスイッチング手段と、スイッチング手段により
制御される昇圧手段と、昇圧手段に接続され、複数の出
力端毎に独立に配設した倍電圧整流回路と、倍電圧整流
回路の零電位側に接続され、各出力端の出力値に応じて
倍電圧整流回路を制御する制御素子とを具備する。
【０００７】上記構成を有する本発明によれば、発振回
路と、発振回路に接続されたスイッチング手段と、スイ
ッチング手段により制御される昇圧手段は各出力端子に
共通して設けられる。そのため回路構成が簡単になり、
コストの低減に寄与できる。
路と、発振回路に接続されたスイッチング手段と、スイ
ッチング手段により制御される昇圧手段は各出力端子に
共通して設けられる。そのため回路構成が簡単になり、
コストの低減に寄与できる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
にしたがって説明する。なお各図面に共通する要素には
同一の符号を付す。図１は本発明の第１の実施の形態の
高圧電源回路を示す回路図である。
にしたがって説明する。なお各図面に共通する要素には
同一の符号を付す。図１は本発明の第１の実施の形態の
高圧電源回路を示す回路図である。
【０００９】図１において、発振器ＯＳＣ２１は抵抗Ｒ
４１を介してトランジスタＱ３１のベースに接続されて
いる。トランジスタＱ３１のコレクタと電源電圧Ｖｃｃ
１はトランスＴ３１の１次側のコイルに接続される。ト
ランスＴ３１の２次側コイルには、各出力端子ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３…に対応する倍電圧整流回路２
１、２２、２３、…が接続されている。ここで出力端子
ＯＵＴ１、ＯＵＴ２は負の電圧を出力し、出力端子ＯＵ
Ｔ３は正の電圧を出力する倍電圧整流回路２１について
説明すると、トランスＴ３１の２次側コイルにはコンデ
ンサＣ３１および抵抗Ｒ４２を介してダイオードＤ３
１、Ｄ３２が接続されている。ダイオードＤ３２のアノ
ード側は、コンデンサＣ３２が接続されている。ダイオ
ードＤ３１のカソード側とグラウンド側ＧＮＤ（零電位
側）との間にはトランジスタＱ３２が挿入されている。
以上により倍電圧整流回路２１が構成される。出力端子
ＯＵＴ１はダイオードＤ３２とコンデンサＣ３２の間に
結線される。
４１を介してトランジスタＱ３１のベースに接続されて
いる。トランジスタＱ３１のコレクタと電源電圧Ｖｃｃ
１はトランスＴ３１の１次側のコイルに接続される。ト
ランスＴ３１の２次側コイルには、各出力端子ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３…に対応する倍電圧整流回路２
１、２２、２３、…が接続されている。ここで出力端子
ＯＵＴ１、ＯＵＴ２は負の電圧を出力し、出力端子ＯＵ
Ｔ３は正の電圧を出力する倍電圧整流回路２１について
説明すると、トランスＴ３１の２次側コイルにはコンデ
ンサＣ３１および抵抗Ｒ４２を介してダイオードＤ３
１、Ｄ３２が接続されている。ダイオードＤ３２のアノ
ード側は、コンデンサＣ３２が接続されている。ダイオ
ードＤ３１のカソード側とグラウンド側ＧＮＤ（零電位
側）との間にはトランジスタＱ３２が挿入されている。
以上により倍電圧整流回路２１が構成される。出力端子
ＯＵＴ１はダイオードＤ３２とコンデンサＣ３２の間に
結線される。
【００１０】出力端子ＯＵＴ１には、分圧抵抗Ｒ４４、
Ｒ４５が接続され、これらの分圧抵抗Ｒ４４、Ｒ４５に
よる分圧電圧がコンパレータＣＰ４１のプラス側入力端
子に入力されるように接続されている。コンパレータＣ
Ｐ４１のマイナス側入力端子には、出力端子ＯＵＴ１の
出力電圧を決定する比較電圧Ｖｒｅｆ１１が接続され、
コンパレータＣＰ４１の出力側は抵抗Ｒ４３を介してト
ランジスタＱ３２のベースに接続されている。
Ｒ４５が接続され、これらの分圧抵抗Ｒ４４、Ｒ４５に
よる分圧電圧がコンパレータＣＰ４１のプラス側入力端
子に入力されるように接続されている。コンパレータＣ
Ｐ４１のマイナス側入力端子には、出力端子ＯＵＴ１の
出力電圧を決定する比較電圧Ｖｒｅｆ１１が接続され、
コンパレータＣＰ４１の出力側は抵抗Ｒ４３を介してト
ランジスタＱ３２のベースに接続されている。
【００１１】出力端子ＯＵＴ２に対応する倍電圧整流回
路２２は上述した倍電圧整流回路２１と同様の構成にな
っている。また分圧抵抗Ｒ４８、Ｒ４９およびコンパレ
ータＣＰ４２も上記の分圧抵抗Ｒ４４、Ｒ４５およびコ
ンパレータＣＰ４１と同様の構成となっている。
路２２は上述した倍電圧整流回路２１と同様の構成にな
っている。また分圧抵抗Ｒ４８、Ｒ４９およびコンパレ
ータＣＰ４２も上記の分圧抵抗Ｒ４４、Ｒ４５およびコ
ンパレータＣＰ４１と同様の構成となっている。
【００１２】負の電圧を出力する出力端子ＯＵＴ３に対
応する倍電圧整流回路２３は、トランスＴ３１の２次側
コイルに接続されたコンデンサＣ３５、コンデンサＣ３
５に抵抗Ｒ５０を介して接続されたダイオードＤ３５、
Ｄ３６、ダイオードＤ３６のカソード側に接続されたコ
ンデンサＣ３６、ダイオードＤ３５のアノード側とグラ
ウンド側ＧＮＤ（零電位側）との間に挿入されたトラン
ジスタＱ３４とにより構成される。
応する倍電圧整流回路２３は、トランスＴ３１の２次側
コイルに接続されたコンデンサＣ３５、コンデンサＣ３
５に抵抗Ｒ５０を介して接続されたダイオードＤ３５、
Ｄ３６、ダイオードＤ３６のカソード側に接続されたコ
ンデンサＣ３６、ダイオードＤ３５のアノード側とグラ
ウンド側ＧＮＤ（零電位側）との間に挿入されたトラン
ジスタＱ３４とにより構成される。
【００１３】トランジスタＱ３４はＰＮＰ型のトランジ
スタであり、このトランジスタＱ３４のコレクタはダイ
オードＤ３５のアノード側に接続され、トランジスタＱ
３４のエミッタは、出力端子ＯＵＴ３の出力電圧に対し
てＧＮＤ電位に近く、かつＧＮＤ電位よりもプラス側の
電位であるＶｃｃ２に接続される。出力端子ＯＵＴ３の
出力電圧は、抵抗Ｒ５３、Ｒ５４により分圧されるよう
に接続され、この分圧電圧がコンパレータＣＰ４３のマ
イナス側入力端子に入力されるように接続されている。
コンパレータＣＰ４３のプラス側入力端子には出力端子
ＯＵＴ３の出力電圧を決定する比較電圧Ｖｒｅｆ１３が
入力されるようになっている。コンパレータＣＰ４３の
出力端子は抵抗Ｒ５２を介してトランジスタＱ３５のベ
ースに接続されている。トランジスタＱ３５のコレクタ
は抵抗Ｒ５１を介してトランジスタＱ３４のベースに接
続されている。
スタであり、このトランジスタＱ３４のコレクタはダイ
オードＤ３５のアノード側に接続され、トランジスタＱ
３４のエミッタは、出力端子ＯＵＴ３の出力電圧に対し
てＧＮＤ電位に近く、かつＧＮＤ電位よりもプラス側の
電位であるＶｃｃ２に接続される。出力端子ＯＵＴ３の
出力電圧は、抵抗Ｒ５３、Ｒ５４により分圧されるよう
に接続され、この分圧電圧がコンパレータＣＰ４３のマ
イナス側入力端子に入力されるように接続されている。
コンパレータＣＰ４３のプラス側入力端子には出力端子
ＯＵＴ３の出力電圧を決定する比較電圧Ｖｒｅｆ１３が
入力されるようになっている。コンパレータＣＰ４３の
出力端子は抵抗Ｒ５２を介してトランジスタＱ３５のベ
ースに接続されている。トランジスタＱ３５のコレクタ
は抵抗Ｒ５１を介してトランジスタＱ３４のベースに接
続されている。
【００１４】次に第１の実施の形態の高圧電源回路の動
作を説明する。負の電圧出力である出力端子ＯＵＴ１の
電圧が、所望の電圧よりも低い場合（本実施の形態で
は、マイナス出力であるので絶対値が小さい場合）、コ
ンパレータＣＰ４１の出力はＨｉｇｈレベルとなり、ト
ランジスタＱ３２がオンとなる。トランジスタＱ３２が
オン（導通状態）になると、コンデンサＣ３１、ダイオ
ードＤ３１、Ｄ３２、コンデンサＣ３２は倍電圧整流回
路２１として動作し、出力端子ＯＵＴ１に出力電圧が発
生する。
作を説明する。負の電圧出力である出力端子ＯＵＴ１の
電圧が、所望の電圧よりも低い場合（本実施の形態で
は、マイナス出力であるので絶対値が小さい場合）、コ
ンパレータＣＰ４１の出力はＨｉｇｈレベルとなり、ト
ランジスタＱ３２がオンとなる。トランジスタＱ３２が
オン（導通状態）になると、コンデンサＣ３１、ダイオ
ードＤ３１、Ｄ３２、コンデンサＣ３２は倍電圧整流回
路２１として動作し、出力端子ＯＵＴ１に出力電圧が発
生する。
【００１５】出力端子ＯＵＴ１の出力電圧の絶対値が所
望の電圧より高い場合、抵抗Ｒ４４、Ｒ４５で分圧され
た電圧の絶対値は、比較電圧Ｖｒｅｆ１１電圧の絶対値
を上回り、コンパレータＣＰ４１の出力はＬｏｗレベル
となり、トランジスタＱ３２はオフになる。この時、ダ
イオードＤ３１のカソード側がフローティングとなるの
で、ダイオードＤ３１、Ｄ３２は整流作用を行えなくな
り、トランスＴ３１の出力はコンデンサＣ３１により遮
断されて出力端子ＯＵＴ１の出力にはあらわれない。
望の電圧より高い場合、抵抗Ｒ４４、Ｒ４５で分圧され
た電圧の絶対値は、比較電圧Ｖｒｅｆ１１電圧の絶対値
を上回り、コンパレータＣＰ４１の出力はＬｏｗレベル
となり、トランジスタＱ３２はオフになる。この時、ダ
イオードＤ３１のカソード側がフローティングとなるの
で、ダイオードＤ３１、Ｄ３２は整流作用を行えなくな
り、トランスＴ３１の出力はコンデンサＣ３１により遮
断されて出力端子ＯＵＴ１の出力にはあらわれない。
【００１６】上記の動作が、比較電圧Ｖｒｅｆ１１によ
り決定される所望の電圧付近の電圧で行われるので、出
力端子ＯＵＴ１の出力電圧は所望の電圧に一定に保たれ
る。
り決定される所望の電圧付近の電圧で行われるので、出
力端子ＯＵＴ１の出力電圧は所望の電圧に一定に保たれ
る。
【００１７】プラス出力である出力端子ＯＵＴ３に対応
する回路においても同様の動作を行う。比較電圧Ｖｒｅ
ｆ１３の極性とコンパレータＣＰ４３の入力端子の極性
がマイナス出力の回路と逆である以外は出力電圧の検出
は上記と同様に行われる。出力端子ＯＵＴ３の出力電圧
が所望の電圧より高い場合は、コンパレータＣＰ４３の
出力はＬｏｗレベルになり、トランジスタＱ３５、Ｑ３
４ともにオフとなる。
する回路においても同様の動作を行う。比較電圧Ｖｒｅ
ｆ１３の極性とコンパレータＣＰ４３の入力端子の極性
がマイナス出力の回路と逆である以外は出力電圧の検出
は上記と同様に行われる。出力端子ＯＵＴ３の出力電圧
が所望の電圧より高い場合は、コンパレータＣＰ４３の
出力はＬｏｗレベルになり、トランジスタＱ３５、Ｑ３
４ともにオフとなる。
【００１８】出力端子ＯＵＴ３の出力電圧が所望の電圧
より低い場合は、コンパレータＣＰ４３の出力はＨｉｇ
ｈレベルになり、トランジスタＱ３５にベース電圧が流
れてトランジスタＱ３５がオンし、さらにトランジスタ
Ｑ３４のエミッタは電源Ｖｃｃ２の電位であるので、ト
ランジスタＱ３５のオンによりトランジスタＱ３４に
も、電源Ｖｃｃ２−エミッタ−ベースへと電流が流れる
のでトランジスタＱ３４もオンする。トランジスタＱ３
４がオンすると、ダイオードＤ３５、Ｄ３６が倍電圧整
流動作を行うので、出力端子ＯＵＴ３に出力電圧が発生
する。以上の動作の繰り返しにより、出力端子ＯＵＴ３
の出力電圧は一定に保たれる。
より低い場合は、コンパレータＣＰ４３の出力はＨｉｇ
ｈレベルになり、トランジスタＱ３５にベース電圧が流
れてトランジスタＱ３５がオンし、さらにトランジスタ
Ｑ３４のエミッタは電源Ｖｃｃ２の電位であるので、ト
ランジスタＱ３５のオンによりトランジスタＱ３４に
も、電源Ｖｃｃ２−エミッタ−ベースへと電流が流れる
のでトランジスタＱ３４もオンする。トランジスタＱ３
４がオンすると、ダイオードＤ３５、Ｄ３６が倍電圧整
流動作を行うので、出力端子ＯＵＴ３に出力電圧が発生
する。以上の動作の繰り返しにより、出力端子ＯＵＴ３
の出力電圧は一定に保たれる。
【００１９】トランジスタＱ３４がオンのとき、ダイオ
ードＤ３５のアノード側の電位は完全な零電位ではな
く、電源Ｖｃｃ２の電位であるが、出力端子ＯＵＴ３の
出力電圧は数百〜千数百ボルトの高電圧であり、これに
比べると数〜数十ボルトの電源Ｖｃｃ２は十分小さな値
であり、ほぼ零電位として作用する。トランジスタＱ３
４のエミッタを電源Ｖｃｃ２に接続するのは、トランジ
スタＱ３４のベース電流を流すために必要な電位差を得
るためである。
ードＤ３５のアノード側の電位は完全な零電位ではな
く、電源Ｖｃｃ２の電位であるが、出力端子ＯＵＴ３の
出力電圧は数百〜千数百ボルトの高電圧であり、これに
比べると数〜数十ボルトの電源Ｖｃｃ２は十分小さな値
であり、ほぼ零電位として作用する。トランジスタＱ３
４のエミッタを電源Ｖｃｃ２に接続するのは、トランジ
スタＱ３４のベース電流を流すために必要な電位差を得
るためである。
【００２０】本実施の形態では、倍電圧整流回路２１、
２２、２３の零電位側に制御素子（トランジスタＱ３
２、Ｑ３３、Ｑ３４）を設けているので、これらの制御
素子の一つの端子（エミッタ）はグラウンドＧＮＤ若し
くはグラウンドに近いレベルの電位に接続でき、各倍電
圧整流回路において耐電圧特性の高い素子としてはこの
１つの制御素子だけ設ければよい。
２２、２３の零電位側に制御素子（トランジスタＱ３
２、Ｑ３３、Ｑ３４）を設けているので、これらの制御
素子の一つの端子（エミッタ）はグラウンドＧＮＤ若し
くはグラウンドに近いレベルの電位に接続でき、各倍電
圧整流回路において耐電圧特性の高い素子としてはこの
１つの制御素子だけ設ければよい。
【００２１】また倍電圧整流回路２１、２２、２３によ
り倍電圧動作を行うので、トランスＴ３１の２次側の出
力電圧は約半分でよく、その結果トランスＴ３１を小型
化できる。
り倍電圧動作を行うので、トランスＴ３１の２次側の出
力電圧は約半分でよく、その結果トランスＴ３１を小型
化できる。
【００２２】更に、各出力端子に対応する回路ブロック
がコンデンサＣ３１、Ｃ３３、Ｃ３５のようにコンデン
サで接続されており、各出力端子がオフのときは零電位
側の制御素子（Ｑ３２、Ｑ３３、Ｑ３４）もオフしてい
るので、各出力の直流的結合はなくなる。それ故、プラ
ス出力、マイナス出力等、出力同士のワイヤードオア
（出力同士を結線し、両方の出力を得ること）接続も可
能になる。
がコンデンサＣ３１、Ｃ３３、Ｃ３５のようにコンデン
サで接続されており、各出力端子がオフのときは零電位
側の制御素子（Ｑ３２、Ｑ３３、Ｑ３４）もオフしてい
るので、各出力の直流的結合はなくなる。それ故、プラ
ス出力、マイナス出力等、出力同士のワイヤードオア
（出力同士を結線し、両方の出力を得ること）接続も可
能になる。
【００２３】次に本発明の第２の実施の形態を説明す
る。図２は本発明の第２の実施の形態の高圧電源回路を
示す回路図である。第２の実施の形態の高圧電源回路は
制御素子としてサイリスタとトライアックを使用したも
のである。
る。図２は本発明の第２の実施の形態の高圧電源回路を
示す回路図である。第２の実施の形態の高圧電源回路は
制御素子としてサイリスタとトライアックを使用したも
のである。
【００２４】図２において、出力端子ＯＵＴ１、ＯＵＴ
２および出力端子ＯＵＴ３に対応する各回路ブロックに
はそれぞれ倍電圧整流回路３１、３２、３３が設けられ
ている。倍電圧整流回路３１、３２の制御素子としてそ
れぞれサイリスタＱ４１、Ｑ４２が配設されている。サ
イリスタＱ４１のゲートには抵抗Ｒ４３を介してコンパ
レータＣＰ４１の出力が接続され、サイリスタＱ４２の
ゲートには抵抗Ｒ４７を介してコンパレータＣＰ４２の
出力が接続している。また倍電圧整流回路３３の制御素
子としてトライアックＱ４３が配設され、トライアック
Ｑ４３の一方はダイオードＤ３５に接続され、他方はグ
ラウンドの接続されている。トライアックＱ４３のゲー
トは抵抗Ｒ５１を介してコンパレータＣＰ４３の出力に
接続されている。その他の構成は前記第１の実施の形態
と同様である。
２および出力端子ＯＵＴ３に対応する各回路ブロックに
はそれぞれ倍電圧整流回路３１、３２、３３が設けられ
ている。倍電圧整流回路３１、３２の制御素子としてそ
れぞれサイリスタＱ４１、Ｑ４２が配設されている。サ
イリスタＱ４１のゲートには抵抗Ｒ４３を介してコンパ
レータＣＰ４１の出力が接続され、サイリスタＱ４２の
ゲートには抵抗Ｒ４７を介してコンパレータＣＰ４２の
出力が接続している。また倍電圧整流回路３３の制御素
子としてトライアックＱ４３が配設され、トライアック
Ｑ４３の一方はダイオードＤ３５に接続され、他方はグ
ラウンドの接続されている。トライアックＱ４３のゲー
トは抵抗Ｒ５１を介してコンパレータＣＰ４３の出力に
接続されている。その他の構成は前記第１の実施の形態
と同様である。
【００２５】次に第２の実施の形態の動作を説明する。
負の電圧出力である出力端子ＯＵＴ１の電圧が、所望の
電圧よりも低い場合、コンパレータＣＰ４１の出力はＨ
ｉｇｈレベルとなり、サイリスタＱ４１がオンとなる。
サイリスタＱ４１がオンになると、コンデンサＣ３１、
ダイオードＤ３１、Ｄ３２、コンデンサＣ３２は倍電圧
整流回路３１として動作し、出力端子ＯＵＴ１に出力電
圧が発生する。サイリスタＱ４１は一度オンになると導
通状態のままとなるが、サイリスタＱ４１は倍電圧整流
回路３１のダイオードＤ３１の零電位側に接続されてい
るので、整流作用でのトランスＴ３１の出力の極性の切
り替わりにおいて電圧の印加方向が逆向きとなり、非導
通状態に復帰する。
負の電圧出力である出力端子ＯＵＴ１の電圧が、所望の
電圧よりも低い場合、コンパレータＣＰ４１の出力はＨ
ｉｇｈレベルとなり、サイリスタＱ４１がオンとなる。
サイリスタＱ４１がオンになると、コンデンサＣ３１、
ダイオードＤ３１、Ｄ３２、コンデンサＣ３２は倍電圧
整流回路３１として動作し、出力端子ＯＵＴ１に出力電
圧が発生する。サイリスタＱ４１は一度オンになると導
通状態のままとなるが、サイリスタＱ４１は倍電圧整流
回路３１のダイオードＤ３１の零電位側に接続されてい
るので、整流作用でのトランスＴ３１の出力の極性の切
り替わりにおいて電圧の印加方向が逆向きとなり、非導
通状態に復帰する。
【００２６】出力端子ＯＵＴ１の出力電圧の絶対値が所
望の電圧より高い場合、抵抗Ｒ４４、Ｒ４５で分圧され
た電圧の絶対値は、比較電圧Ｖｒｅｆ１１電圧の絶対値
を上回り、コンパレータＣＰ４１の出力はＬｏｗレベル
となり、サイリスタＱ４１はオフになる。この時、ダイ
オードＤ３１のカソード側がフローティングとなるの
で、ダイオードＤ３１、Ｄ３２は整流作用を行えなくな
り、トランスＴ３１の出力はコンデンサＣ３１により遮
断されて出力端子ＯＵＴ１の出力にはあらわれない。
望の電圧より高い場合、抵抗Ｒ４４、Ｒ４５で分圧され
た電圧の絶対値は、比較電圧Ｖｒｅｆ１１電圧の絶対値
を上回り、コンパレータＣＰ４１の出力はＬｏｗレベル
となり、サイリスタＱ４１はオフになる。この時、ダイ
オードＤ３１のカソード側がフローティングとなるの
で、ダイオードＤ３１、Ｄ３２は整流作用を行えなくな
り、トランスＴ３１の出力はコンデンサＣ３１により遮
断されて出力端子ＯＵＴ１の出力にはあらわれない。
【００２７】上記の動作が、比較電圧Ｖｒｅｆ１１によ
り決定される所望の電圧付近の電圧で行われるので、出
力端子ＯＵＴ１の出力電圧は所望の電圧に一定に保たれ
る。また出力電圧ＯＵＴ２にう対応する回路においても
同様の動作が行われる。
り決定される所望の電圧付近の電圧で行われるので、出
力端子ＯＵＴ１の出力電圧は所望の電圧に一定に保たれ
る。また出力電圧ＯＵＴ２にう対応する回路においても
同様の動作が行われる。
【００２８】またプラス出力である出力端子ＯＵＴ３に
対応する回路においても同様の動作を行う。即ち、トラ
イアックＱ４３が導通、非導通（オン、オフ）の動作を
行い、出力電圧を一定に保つ。トライアックＱ４３には
ダイオードＤ３５のアノード側が接続されており、トラ
イアックＱ４３の他方の側はグラウンドに接続されてい
るので、トライアックＱ４３にはマイナスの電圧が印加
されるが、モード３トリガ（プラス電位のトリガにより
マイナス電圧を制御するモード）により、コンパレータ
ＣＰ４３の出力がＨｉｇｈレベルになるとトライアック
Ｑ４３はターンオン（導通）する。以上の動作の繰り返
しにより、出力端子ＯＵＴ３の出力電圧は一定に保たれ
る。
対応する回路においても同様の動作を行う。即ち、トラ
イアックＱ４３が導通、非導通（オン、オフ）の動作を
行い、出力電圧を一定に保つ。トライアックＱ４３には
ダイオードＤ３５のアノード側が接続されており、トラ
イアックＱ４３の他方の側はグラウンドに接続されてい
るので、トライアックＱ４３にはマイナスの電圧が印加
されるが、モード３トリガ（プラス電位のトリガにより
マイナス電圧を制御するモード）により、コンパレータ
ＣＰ４３の出力がＨｉｇｈレベルになるとトライアック
Ｑ４３はターンオン（導通）する。以上の動作の繰り返
しにより、出力端子ＯＵＴ３の出力電圧は一定に保たれ
る。
【００２９】以上のように第２の実施の形態によれば、
倍電圧整流回路の制御素子としてサイリスタとトライア
ックを使用したので、プラス出力、マイナス出力に関係
なく制御素子をグラウンドに接続することができ、回路
の構成を簡単化できる。またサイリスタやトライアック
は高耐圧品が容易に得られるので、装置を安価にするが
できる。
倍電圧整流回路の制御素子としてサイリスタとトライア
ックを使用したので、プラス出力、マイナス出力に関係
なく制御素子をグラウンドに接続することができ、回路
の構成を簡単化できる。またサイリスタやトライアック
は高耐圧品が容易に得られるので、装置を安価にするが
できる。
【００３０】制御素子の駆動はロジックレベル（数Ｖ程
度）で済み、この駆動源の耐圧も低いもので済むので、
汎用のＣＰＵやロジック回路により制御素子を駆動可能
である。例えば、コンパレータとしてアナログコンパレ
ータの代わりに、アナログ−ディジタルコンバータとロ
ジック、またはＣＰＵ内部での比較演算等によるコンパ
レータにより駆動することが可能であり、さらに汎用Ｃ
ＰＵのＰＷＭ（パルス幅変調信号）出力により駆動する
ことも可能である。
度）で済み、この駆動源の耐圧も低いもので済むので、
汎用のＣＰＵやロジック回路により制御素子を駆動可能
である。例えば、コンパレータとしてアナログコンパレ
ータの代わりに、アナログ−ディジタルコンバータとロ
ジック、またはＣＰＵ内部での比較演算等によるコンパ
レータにより駆動することが可能であり、さらに汎用Ｃ
ＰＵのＰＷＭ（パルス幅変調信号）出力により駆動する
ことも可能である。
【００３１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、発振回路と、発振回路に接続されたスイッチング手
段と、スイッチング手段により制御される昇圧手段は各
出力端子に共通して設けられる。そのため回路構成が簡
単になり、コストの低減に寄与できる。
ば、発振回路と、発振回路に接続されたスイッチング手
段と、スイッチング手段により制御される昇圧手段は各
出力端子に共通して設けられる。そのため回路構成が簡
単になり、コストの低減に寄与できる。
【図１】第１の実施の形態の高圧電源回路を示す回路図
である。
である。
【図２】第２の実施の形態の高圧電源回路を示す回路図
である。
である。
【図３】従来の多出力高圧電源回路を示す回路図であ
る。
る。
２１、２２、２３ 倍電圧整流回路 ＯＳＣ２１ 発振器 Ｑ２１、Ｑ３２、Ｑ３３、Ｑ３４ トランジスタ Ｔ３１ トランス
Claims (3)
- 【請求項１】 発振回路と、 発振回路に接続されたスイッチング手段と、 スイッチング手段により制御される昇圧手段と、 昇圧手段に接続され、複数の出力端子毎に独立に配設し
た倍電圧整流回路と、 倍電圧整流回路の零電位側に接続され、各出力端子の出
力値に応じて倍電圧整流回路を制御する制御素子とを具
備したことを特徴とする高圧電源回路。 - 【請求項２】 前記制御素子は、各出力端子の出力値を
基準値と比較した結果により前記倍電圧整流回路を制御
する請求項１記載の高圧電源回路。 - 【請求項３】 前記複数の出力端子は、正の電圧を出力
する出力端子と負の電圧を出力する出力端子とを含む請
求項１記載の高圧電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247140A JPH1189226A (ja) | 1997-09-11 | 1997-09-11 | 高圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247140A JPH1189226A (ja) | 1997-09-11 | 1997-09-11 | 高圧電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1189226A true JPH1189226A (ja) | 1999-03-30 |
Family
ID=17159035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247140A Pending JPH1189226A (ja) | 1997-09-11 | 1997-09-11 | 高圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1189226A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497480B1 (ko) * | 2002-11-19 | 2005-07-01 | 삼성전자주식회사 | 칼라 화상형성장치 |
| KR100547106B1 (ko) * | 2002-07-02 | 2006-01-26 | 삼성전자주식회사 | 고압전원장치 |
| CN102237803A (zh) * | 2010-04-23 | 2011-11-09 | 上海凯世通半导体有限公司 | 高压供电装置 |
-
1997
- 1997-09-11 JP JP9247140A patent/JPH1189226A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547106B1 (ko) * | 2002-07-02 | 2006-01-26 | 삼성전자주식회사 | 고압전원장치 |
| KR100497480B1 (ko) * | 2002-11-19 | 2005-07-01 | 삼성전자주식회사 | 칼라 화상형성장치 |
| CN102237803A (zh) * | 2010-04-23 | 2011-11-09 | 上海凯世通半导体有限公司 | 高压供电装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |