JPH1196038A - 半導体集積回路の試験方法及びそれに用いる半導体集積回路 - Google Patents
半導体集積回路の試験方法及びそれに用いる半導体集積回路Info
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- JPH1196038A JPH1196038A JP9255311A JP25531197A JPH1196038A JP H1196038 A JPH1196038 A JP H1196038A JP 9255311 A JP9255311 A JP 9255311A JP 25531197 A JP25531197 A JP 25531197A JP H1196038 A JPH1196038 A JP H1196038A
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Abstract
(57)【要約】
【課題】 ロジックアナライザを用いる従来の試験方法
は、不具合の原因を迅速に究明できない。また、従来方
式では、ロジックアナライザのメモリに記憶させたとし
ても、ハングアップが起こった場合の原因を特定するこ
とが困難である。 【解決手段】 ターゲットＬＳＩ１０内には、ホストコ
ンピュータからのアクセス内容の履歴を蓄積するバック
アップレジスタ１５が設けられる。何らかの原因により
ハングアップを起こしたものとすると、モジュール１４
−１〜１４−３が応答しなくなる。これにより、ＦＩＦ
Ｏ１２から各モジュールへデータが出力されず、結果と
してＦＩＦＯ１２からデータが溢れる。従って、ハング
した時の状態がバックアップレジスタ１５に残ることに
なる。そこで、専用ツールを使用してバックアップレジ
スタ１５の記憶内容を確認し、解析する。
は、不具合の原因を迅速に究明できない。また、従来方
式では、ロジックアナライザのメモリに記憶させたとし
ても、ハングアップが起こった場合の原因を特定するこ
とが困難である。 【解決手段】 ターゲットＬＳＩ１０内には、ホストコ
ンピュータからのアクセス内容の履歴を蓄積するバック
アップレジスタ１５が設けられる。何らかの原因により
ハングアップを起こしたものとすると、モジュール１４
−１〜１４−３が応答しなくなる。これにより、ＦＩＦ
Ｏ１２から各モジュールへデータが出力されず、結果と
してＦＩＦＯ１２からデータが溢れる。従って、ハング
した時の状態がバックアップレジスタ１５に残ることに
なる。そこで、専用ツールを使用してバックアップレジ
スタ１５の記憶内容を確認し、解析する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の試
験方法及びそれに用いる半導体集積回路に係り、特に半
導体集積回路内部の複数のモジュールのうちの任意のモ
ジュールに命令やデータを書込む機能を有する半導体集
積回路の試験方法及びそれに用いる半導体集積回路に関
する。
験方法及びそれに用いる半導体集積回路に係り、特に半
導体集積回路内部の複数のモジュールのうちの任意のモ
ジュールに命令やデータを書込む機能を有する半導体集
積回路の試験方法及びそれに用いる半導体集積回路に関
する。
【０００２】
【従来の技術】近年、パーソナルコンピュータ等のコン
ピュータ用の拡張ボードは、様々な機能を持っており、
また、そのスピードをより速く処理させるため、専用の
大規模半導体集積回路（ＬＳＩ）を開発し、性能アップ
への工夫をしている。しかし、回路を集積すればするほ
ど、それを評価することが困難になってくる。ＬＳＩを
実機で評価する場合、実際にコンピュータに組み込んで
評価する。
ピュータ用の拡張ボードは、様々な機能を持っており、
また、そのスピードをより速く処理させるため、専用の
大規模半導体集積回路（ＬＳＩ）を開発し、性能アップ
への工夫をしている。しかし、回路を集積すればするほ
ど、それを評価することが困難になってくる。ＬＳＩを
実機で評価する場合、実際にコンピュータに組み込んで
評価する。
【０００３】図４はコンピュータに使用される、機能拡
張ボードに搭載される専用ＬＳＩの一般的な評価方法
と、ホストからのデータの流れについて表す。同図にお
いて、ターゲットのＬＳＩ２０は、パーソナルコンピュ
ータ等のコンピュータに使用されるグラフィックスボー
ド等の拡張ボードであり、ホストインタフェース（ＨＯ
ＳＴ ＩＦ）２１がモジュール２４−１、２４−２、２
４−３等と内部バス２５で接続された構成を少なくとも
有しており、また、ホストインタフェース２１はファー
スト・イン・ファースト・アウト（ＦＩＦＯ）２２及び
制御部２３からなる。
張ボードに搭載される専用ＬＳＩの一般的な評価方法
と、ホストからのデータの流れについて表す。同図にお
いて、ターゲットのＬＳＩ２０は、パーソナルコンピュ
ータ等のコンピュータに使用されるグラフィックスボー
ド等の拡張ボードであり、ホストインタフェース（ＨＯ
ＳＴ ＩＦ）２１がモジュール２４−１、２４−２、２
４−３等と内部バス２５で接続された構成を少なくとも
有しており、また、ホストインタフェース２１はファー
スト・イン・ファースト・アウト（ＦＩＦＯ）２２及び
制御部２３からなる。
【０００４】このＬＳＩ２０はコンピュータ内部のロー
カルバスに接続されることが多いため、ＬＳＩ２０を評
価（試験）する際もローカルバス３０にエクステンダを
挟む等して、ロジックアナライザ２６のプローブを当
て、バスの動作を測定したり、ＬＳＩ２０の周りにテス
トピンをたて、ＬＳＩ２０の周辺の信号の動作を観測す
る。
カルバスに接続されることが多いため、ＬＳＩ２０を評
価（試験）する際もローカルバス３０にエクステンダを
挟む等して、ロジックアナライザ２６のプローブを当
て、バスの動作を測定したり、ＬＳＩ２０の周りにテス
トピンをたて、ＬＳＩ２０の周辺の信号の動作を観測す
る。
【０００５】図５は従来の半導体集積回路の試験方式の
一例の動作説明用フローチャートを示す。まず、コンピ
ュータの電源をオンしてコンピュータを起動し（ステッ
プ５１）、オペレーティスングシステム（ＯＳ）を起動
し、ターゲットＬＳＩの初期設定をした後（ステップ５
２）、ＯＳ起動後評価開始する（ステップ５３）。
一例の動作説明用フローチャートを示す。まず、コンピ
ュータの電源をオンしてコンピュータを起動し（ステッ
プ５１）、オペレーティスングシステム（ＯＳ）を起動
し、ターゲットＬＳＩの初期設定をした後（ステップ５
２）、ＯＳ起動後評価開始する（ステップ５３）。
【０００６】評価により、不都合な動作を発見したとき
（ＮＧであったとき）（ステップ５４）、それがハング
アップしていなければ、再現する条件を特定し、専用ツ
ール等を使用して解析する（ステップ５５、５６）。し
かし、ハングアップしているときは、ロジックアナライ
ザー等、ハードの測定器によるバスの状態、ＬＳＩ周辺
の信号の状態の確認を行った後（ステップ５７）、ＯＳ
を起動する（ステップ５２）。すなわち、ハングアップ
している場合は、ロジックアナライザー等、ハードの測
定器に頼ることが多く、その情報は図４からもわかるよ
うに、ＬＳＩ２０の外部の信号までに限られる。
（ＮＧであったとき）（ステップ５４）、それがハング
アップしていなければ、再現する条件を特定し、専用ツ
ール等を使用して解析する（ステップ５５、５６）。し
かし、ハングアップしているときは、ロジックアナライ
ザー等、ハードの測定器によるバスの状態、ＬＳＩ周辺
の信号の状態の確認を行った後（ステップ５７）、ＯＳ
を起動する（ステップ５２）。すなわち、ハングアップ
している場合は、ロジックアナライザー等、ハードの測
定器に頼ることが多く、その情報は図４からもわかるよ
うに、ＬＳＩ２０の外部の信号までに限られる。
【０００７】ここで、図４を元に信号の流れを説明す
る。図４のローカルバス３０よりホストから送られる信
号、命令、データは、ＬＳＩ２０内部のＨＯＳＴ−ＩＦ
２１に入力され、その内部に設置されたＦＩＦＯ２２に
一度格納される。すると、ＨＯＳＴ−ＩＦ２１はホスト
に対し、アクノリッジを返してやることで、バス３０の
使用権を手放す。これは、ローカルバス３０の使用効率
を良くすることで、バス３０に依存するスピードの遅れ
を小さくしている。
る。図４のローカルバス３０よりホストから送られる信
号、命令、データは、ＬＳＩ２０内部のＨＯＳＴ−ＩＦ
２１に入力され、その内部に設置されたＦＩＦＯ２２に
一度格納される。すると、ＨＯＳＴ−ＩＦ２１はホスト
に対し、アクノリッジを返してやることで、バス３０の
使用権を手放す。これは、ローカルバス３０の使用効率
を良くすることで、バス３０に依存するスピードの遅れ
を小さくしている。
【０００８】
【発明が解決しようとする課題】ここで、ＦＩＦＯ２２
に格納された命令やデータは、格納された順番にＬＳＩ
２０の内部バス２５を通して指定されたモジュール２４
−１〜２４−３に送られる。ゆえに、ＦＩＦＯ２２に格
納されている間は、まだ命令の実行はされておらず、ロ
ジックアナライザで観測された情報は、実はもっと未来
に実行されるための情報であり、よって、従来方式で
は、不具合の原因を迅速に究明できない。
に格納された命令やデータは、格納された順番にＬＳＩ
２０の内部バス２５を通して指定されたモジュール２４
−１〜２４−３に送られる。ゆえに、ＦＩＦＯ２２に格
納されている間は、まだ命令の実行はされておらず、ロ
ジックアナライザで観測された情報は、実はもっと未来
に実行されるための情報であり、よって、従来方式で
は、不具合の原因を迅速に究明できない。
【０００９】また、従来方式では、ロジックアナライザ
のメモリに記憶させたとしても、原因が分からない以上
トリガで止めるタイミングが難しく、予想の範囲で記録
するしかないため、メモリを膨大に必要とし、またそれ
で確実に原因究明できるとは限らない。このように、従
来方式では、ハングアップが起こった場合の原因を特定
することが困難である。
のメモリに記憶させたとしても、原因が分からない以上
トリガで止めるタイミングが難しく、予想の範囲で記録
するしかないため、メモリを膨大に必要とし、またそれ
で確実に原因究明できるとは限らない。このように、従
来方式では、ハングアップが起こった場合の原因を特定
することが困難である。
【００１０】本発明は以上の点に鑑みなされたもので、
原因の特定が困難な不具合を、早期に原因究明できる半
導体集積回路の試験方法及びそれに用いる半導体集積回
路を提供することを目的とする。
原因の特定が困難な不具合を、早期に原因究明できる半
導体集積回路の試験方法及びそれに用いる半導体集積回
路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路の試験方法は、バスを介し
てホストコンピュータに接続された試験対象の半導体集
積回路内に命令の履歴を蓄積する専用の記憶回路を設
け、半導体集積回路内の複数のモジュールのうち任意の
モジュールに命令やデータをアドレスと共に書込む際に
記憶回路にもその命令やデータをアドレスと共に書込
み、ハングアップ時は記憶回路の書込みを禁止して、記
憶回路の記憶内容を確認、解析するようにしたものであ
る。
め、本発明の半導体集積回路の試験方法は、バスを介し
てホストコンピュータに接続された試験対象の半導体集
積回路内に命令の履歴を蓄積する専用の記憶回路を設
け、半導体集積回路内の複数のモジュールのうち任意の
モジュールに命令やデータをアドレスと共に書込む際に
記憶回路にもその命令やデータをアドレスと共に書込
み、ハングアップ時は記憶回路の書込みを禁止して、記
憶回路の記憶内容を確認、解析するようにしたものであ
る。
【００１２】また、上記の目的を達成するため、本発明
の半導体集積回路は、バスを介してホストコンピュータ
に接続されたインタフェースと、インタフェースと内部
バスを介して接続された複数のモジュールと、内部バス
を介してインタフェースに接続された記憶回路と、記憶
回路の記憶動作の更新及び更新禁止を指示するスイッチ
手段とを有し、試験時はスイッチ手段により記憶回路の
記憶動作更新可能に制御して、インタフェースは複数の
モジュールのうち任意のモジュールに命令やデータをア
ドレスと共に書込む際に記憶回路にもその命令やデータ
をアドレスと共に書込み、ハングアップ時はスイッチ手
段により記憶回路の記憶動作更新禁止に制御して、記憶
回路の記憶内容を確認、解析する構成としたものであ
る。
の半導体集積回路は、バスを介してホストコンピュータ
に接続されたインタフェースと、インタフェースと内部
バスを介して接続された複数のモジュールと、内部バス
を介してインタフェースに接続された記憶回路と、記憶
回路の記憶動作の更新及び更新禁止を指示するスイッチ
手段とを有し、試験時はスイッチ手段により記憶回路の
記憶動作更新可能に制御して、インタフェースは複数の
モジュールのうち任意のモジュールに命令やデータをア
ドレスと共に書込む際に記憶回路にもその命令やデータ
をアドレスと共に書込み、ハングアップ時はスイッチ手
段により記憶回路の記憶動作更新禁止に制御して、記憶
回路の記憶内容を確認、解析する構成としたものであ
る。
【００１３】本発明では、半導体集積回路内の複数のモ
ジュールのうち任意のモジュールに命令やデータをアド
レスと共に書込む際に、記憶回路にもその命令やデータ
をアドレスと共に書込むようにしたため、ハングアップ
時は記憶回路や複数のモジュールにはデータや命令が入
力されないため、記憶回路をハングしたときの命令やデ
ータがどのモジュールに対するものであるかを示すアド
レスと共に記憶した状態（複数のモジュールに対するア
クセス内容の履歴蓄積状態）にできる。
ジュールのうち任意のモジュールに命令やデータをアド
レスと共に書込む際に、記憶回路にもその命令やデータ
をアドレスと共に書込むようにしたため、ハングアップ
時は記憶回路や複数のモジュールにはデータや命令が入
力されないため、記憶回路をハングしたときの命令やデ
ータがどのモジュールに対するものであるかを示すアド
レスと共に記憶した状態（複数のモジュールに対するア
クセス内容の履歴蓄積状態）にできる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体集積
回路の試験方法に用いる半導体集積回路の一実施の形態
の説明図とホストからのデータの流れを示す。同図にお
いて、ターゲットのＬＳＩ１０は、パーソナルコンピュ
ータ等のコンピュータに使用されるグラフィックスボー
ド等の拡張ボードであり、ホストインタフェース（ＨＯ
ＳＴ ＩＦ）１１がモジュール１４−１、１４−２、１
４−３等とバックアップレジスタ１５と内部バス１６で
接続された構成を少なくとも有しており、また、ホスト
インタフェース１１はファースト・イン・ファースト・
アウト（ＦＩＦＯ）１２及び制御部１３からなる。
て図面と共に説明する。図１は本発明になる半導体集積
回路の試験方法に用いる半導体集積回路の一実施の形態
の説明図とホストからのデータの流れを示す。同図にお
いて、ターゲットのＬＳＩ１０は、パーソナルコンピュ
ータ等のコンピュータに使用されるグラフィックスボー
ド等の拡張ボードであり、ホストインタフェース（ＨＯ
ＳＴ ＩＦ）１１がモジュール１４−１、１４−２、１
４−３等とバックアップレジスタ１５と内部バス１６で
接続された構成を少なくとも有しており、また、ホスト
インタフェース１１はファースト・イン・ファースト・
アウト（ＦＩＦＯ）１２及び制御部１３からなる。
【００１５】このＬＳＩ１０では、ＦＩＦＯ１２の出口
から各モジュールに、命令やデータを書き込む時に、同
時にバックアップレジスタ１５にも、同様の内容を書き
込む。また、バックアップレジスタ１５は何段か用意
し、古い命令及びデータから消していき、常に新しいも
のに更新していくことで、ハングアップ直前とその何段
か前までの情報を保存するようにする。
から各モジュールに、命令やデータを書き込む時に、同
時にバックアップレジスタ１５にも、同様の内容を書き
込む。また、バックアップレジスタ１５は何段か用意
し、古い命令及びデータから消していき、常に新しいも
のに更新していくことで、ハングアップ直前とその何段
か前までの情報を保存するようにする。
【００１６】また、スイッチ（ＳＷ）３２は、ターゲッ
トＬＳＩ１０の外部端子から入力する信号でオン／オフ
制御されるバックアップ禁止のスイッチで、評価を行う
ときは「バックアップする」を選択し、不具合の原因を
究明するときは「バックアップしない」を選択すること
で、バックアップレジスタ１５の内容が変わらないよう
にする。
トＬＳＩ１０の外部端子から入力する信号でオン／オフ
制御されるバックアップ禁止のスイッチで、評価を行う
ときは「バックアップする」を選択し、不具合の原因を
究明するときは「バックアップしない」を選択すること
で、バックアップレジスタ１５の内容が変わらないよう
にする。
【００１７】図２は本発明試験方法の一実施の形態によ
る評価フローチャートを示す。図３はＦＩＦＯ１２から
バックアップレジスタ１５へのアクセスのモデルを表
す。評価を始める前にＳＷ３２で「バックアップする」
を選択したかを確認し（ステップ１０１）、コンピュー
タを起動する（ステップ１０２）。続いて、ＯＳを起動
し（ステップ１０３）、起動後に評価を開始する（ステ
ップ１０４）。
る評価フローチャートを示す。図３はＦＩＦＯ１２から
バックアップレジスタ１５へのアクセスのモデルを表
す。評価を始める前にＳＷ３２で「バックアップする」
を選択したかを確認し（ステップ１０１）、コンピュー
タを起動する（ステップ１０２）。続いて、ＯＳを起動
し（ステップ１０３）、起動後に評価を開始する（ステ
ップ１０４）。
【００１８】図３において、ＦＩＦＯ１２に数字の１か
ら１３で示すように、順番に命令やデータが書き込まれ
ると、ＦＩＦＯ１２から内部バス１６を介してモジュー
ル１４−１〜１４−３及びバックアップレジスタ１５に
その内容が書き込まれる。例えば、図３に示すように、
１個目のＦＩＦＯ１２の入力命令が、モジュール１４−
１へのライトを示す内容であるときには、バックアップ
レジスタ１５にモジュール１４−１用（Ａで示す）であ
り、ライト動作（Ｗで示す）の１番目の命令として格納
される（図３のステップ４１）。
ら１３で示すように、順番に命令やデータが書き込まれ
ると、ＦＩＦＯ１２から内部バス１６を介してモジュー
ル１４−１〜１４−３及びバックアップレジスタ１５に
その内容が書き込まれる。例えば、図３に示すように、
１個目のＦＩＦＯ１２の入力命令が、モジュール１４−
１へのライトを示す内容であるときには、バックアップ
レジスタ１５にモジュール１４−１用（Ａで示す）であ
り、ライト動作（Ｗで示す）の１番目の命令として格納
される（図３のステップ４１）。
【００１９】次に、４個目の入力命令がＦＩＦＯ１２に
蓄積された時に、モジュール１４−２用（Ｂで示す）で
あり、リード動作（Ｒで示す）の２番目の命令がバック
アップレジスタ１５に格納される（図３のステップ４
２）。また、６個目の入力命令がＦＩＦＯ１２に蓄積さ
れた時に、バックアップレジスタ１５にモジュール１４
−３用（Ｃで示す）であり、ライト動作（Ｗで示す）の
３番目の命令が格納される（図３のステップ４３）。
蓄積された時に、モジュール１４−２用（Ｂで示す）で
あり、リード動作（Ｒで示す）の２番目の命令がバック
アップレジスタ１５に格納される（図３のステップ４
２）。また、６個目の入力命令がＦＩＦＯ１２に蓄積さ
れた時に、バックアップレジスタ１５にモジュール１４
−３用（Ｃで示す）であり、ライト動作（Ｗで示す）の
３番目の命令が格納される（図３のステップ４３）。
【００２０】続いて、８個目の入力命令がＦＩＦＯ１２
に蓄積された時に、モジュール１４−１用（Ａで示す）
であり、ライト動作（Ｒで示す）の４番目の命令がバッ
クアップレジスタ１５に格納される（図３のステップ４
４）。続いて、９個目の入力命令がＦＩＦＯ１２に蓄積
されると、モジュール１４−３用（Ａで示す）であり、
ライト動作（Ｒで示す）の５番目の命令がバックアップ
レジスタ１５に格納される（図３のステップ４５）。
に蓄積された時に、モジュール１４−１用（Ａで示す）
であり、ライト動作（Ｒで示す）の４番目の命令がバッ
クアップレジスタ１５に格納される（図３のステップ４
４）。続いて、９個目の入力命令がＦＩＦＯ１２に蓄積
されると、モジュール１４−３用（Ａで示す）であり、
ライト動作（Ｒで示す）の５番目の命令がバックアップ
レジスタ１５に格納される（図３のステップ４５）。
【００２１】なお、ＦＩＦＯ１２から各モジュール１４
−１〜１４−３に、命令やデータを書き込む際にバック
アップレジスタ１５にも同様の内容を書き込むために、
ＦＩＦＯ１２にはどのモジュールに書き込むのかのアド
レスが書き込むべきデータと共に記憶されており、ＦＩ
ＦＯ１２からそのアドレスとデータが読み出された際
に、バックアップレジスタ１５にそれらのアドレスと区
別なく書き込む。また、バックアップレジスタ１５は、
古い記憶情報から順に消去され、新しく記憶された情報
が残っているメモリで構成でき、よってＦＩＦＯなどが
用いられる。
−１〜１４−３に、命令やデータを書き込む際にバック
アップレジスタ１５にも同様の内容を書き込むために、
ＦＩＦＯ１２にはどのモジュールに書き込むのかのアド
レスが書き込むべきデータと共に記憶されており、ＦＩ
ＦＯ１２からそのアドレスとデータが読み出された際
に、バックアップレジスタ１５にそれらのアドレスと区
別なく書き込む。また、バックアップレジスタ１５は、
古い記憶情報から順に消去され、新しく記憶された情報
が残っているメモリで構成でき、よってＦＩＦＯなどが
用いられる。
【００２２】ここで、例えば、図３中では５番目の命
令、データがモジュール１４−３に対してリード命令を
出した時に、何らかの原因によりハングアップを起こし
たものとすると、ハングアップによりモジュール１４−
３が応答しなくなるが、ＨＯＳＴ ＩＦ１１は健在であ
るため、しきりにホストコンピュータにアクセスする。
令、データがモジュール１４−３に対してリード命令を
出した時に、何らかの原因によりハングアップを起こし
たものとすると、ハングアップによりモジュール１４−
３が応答しなくなるが、ＨＯＳＴ ＩＦ１１は健在であ
るため、しきりにホストコンピュータにアクセスする。
【００２３】その頃、評価者はコンピュータからの応答
が遅くなったり、何かを実行しようとしても、それが行
われなかったり、様子が変であることに気付く（図２の
ステップ１０５）。この場合でもハングアップしていな
いかハングアップの判断がされる前では、専用ツール等
で解析が行われる（図２のステップ１０７）。しかし、
ハングアップしている場合は、そのうち、ＨＯＳＴ Ｉ
Ｆ１１のＦＩＦＯ１２からのデータが溢れる。
が遅くなったり、何かを実行しようとしても、それが行
われなかったり、様子が変であることに気付く（図２の
ステップ１０５）。この場合でもハングアップしていな
いかハングアップの判断がされる前では、専用ツール等
で解析が行われる（図２のステップ１０７）。しかし、
ハングアップしている場合は、そのうち、ＨＯＳＴ Ｉ
Ｆ１１のＦＩＦＯ１２からのデータが溢れる。
【００２４】すなわち、ハングアップの仕方はデバイス
により異なるが、この実施の形態のグラフィックアクセ
ラレータにあっては、ハングアップするとＦＩＦＯ１２
から各モジュールへデータが出力されず、結果としてＦ
ＩＦＯ１２からデータが溢れる。従って、図３に示すよ
うに、ハングした時の状態がバックアップレジスタ１５
に残ることになる。
により異なるが、この実施の形態のグラフィックアクセ
ラレータにあっては、ハングアップするとＦＩＦＯ１２
から各モジュールへデータが出力されず、結果としてＦ
ＩＦＯ１２からデータが溢れる。従って、図３に示すよ
うに、ハングした時の状態がバックアップレジスタ１５
に残ることになる。
【００２５】ホストコンピュータは、ターゲットＬＳＩ
１０へのアクセスができなくなり、コンピュータも何も
応答しなくなると、評価者はハングアップしたと判断す
る（図２のステップ１０６）。ハングアップしたと判断
すると、バックアップを更新しない設定にＳＷ３２を切
り換え（図２のステップ１０８）、コンピュータを再起
動し（図２のステップ１０１、１０９）、ＯＳを起動す
る（図２のステップ１１０）。
１０へのアクセスができなくなり、コンピュータも何も
応答しなくなると、評価者はハングアップしたと判断す
る（図２のステップ１０６）。ハングアップしたと判断
すると、バックアップを更新しない設定にＳＷ３２を切
り換え（図２のステップ１０８）、コンピュータを再起
動し（図２のステップ１０１、１０９）、ＯＳを起動す
る（図２のステップ１１０）。
【００２６】再起動後、専用ツールを使用してバックア
ップレジスタ１５の記憶内容を確認し、解析する（ステ
ップ１１１）。この場合は、一番最後の（新しい）命令
が”５”であることが確認され、そのケースに対して解
析し、ハングアップに対して素早く対処することができ
る。この解析に基づく処置後は、評価を再開するために
ＳＷ３２を再び「バックアップする」に切り換え（ステ
ップ１１２）、ＳＷ３２のバックアップ更新選択状態を
確認した後（ステップ１０１）、コンピュータを起動す
る（ステップ１０２）。
ップレジスタ１５の記憶内容を確認し、解析する（ステ
ップ１１１）。この場合は、一番最後の（新しい）命令
が”５”であることが確認され、そのケースに対して解
析し、ハングアップに対して素早く対処することができ
る。この解析に基づく処置後は、評価を再開するために
ＳＷ３２を再び「バックアップする」に切り換え（ステ
ップ１１２）、ＳＷ３２のバックアップ更新選択状態を
確認した後（ステップ１０１）、コンピュータを起動す
る（ステップ１０２）。
【００２７】このように、この実施の形態によれば、ハ
ングアップの原因となった命令が、どのようなものであ
ったかが分かるので、その不具合の場所やケースを特定
でき、よって従来に比べて簡単に原因究明することがで
きる。
ングアップの原因となった命令が、どのようなものであ
ったかが分かるので、その不具合の場所やケースを特定
でき、よって従来に比べて簡単に原因究明することがで
きる。
【００２８】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば上記の実施の形態では、バッ
クアップの内容をバックアップレジスタ１５に保存する
としているが、保存できる記憶回路であれば何でもよい
（例えば、ＲＡＭ）。
れるものではなく、例えば上記の実施の形態では、バッ
クアップの内容をバックアップレジスタ１５に保存する
としているが、保存できる記憶回路であれば何でもよい
（例えば、ＲＡＭ）。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路の内部にホストコンピュータとのアクセ
ス内容の履歴を示す記憶回路を設け、ハングアップ時は
記憶回路や複数のモジュールにはデータや命令が入力さ
れないことから、記憶回路をハングしたときの命令やデ
ータがどのモジュールに対するものであるかを示すアド
レスと共に記憶した状態にできるため、記憶回路の記憶
内容を解析することにより、従来では困難であった不具
合の原因を迅速に究明することができる。
半導体集積回路の内部にホストコンピュータとのアクセ
ス内容の履歴を示す記憶回路を設け、ハングアップ時は
記憶回路や複数のモジュールにはデータや命令が入力さ
れないことから、記憶回路をハングしたときの命令やデ
ータがどのモジュールに対するものであるかを示すアド
レスと共に記憶した状態にできるため、記憶回路の記憶
内容を解析することにより、従来では困難であった不具
合の原因を迅速に究明することができる。
【図１】本発明の半導体集積回路の一実施の形態の構成
図である。
図である。
【図２】本発明方法の一実施の形態の評価説明用フロー
チャートである。
チャートである。
【図３】図１のＦＩＦＯからバックアップレジスタへの
アクセスの一例のモデルを表す図である。
アクセスの一例のモデルを表す図である。
【図４】従来の一例の構成図である。
【図５】図４による評価説明用フローチャートである。
１０ ターゲットＬＳＩ １１ ホストインタフェース（ＨＯＳＴ ＩＦ） １２ファースト・イン・ファースト・アウト（ＦＩＦ
Ｏ） １３ 制御部 １４−１〜１４−３ モジュール １５ バックアップレジスタ １６ 内部バス ３０ ローカルバス ３２ スイッチ（ＳＷ）
Ｏ） １３ 制御部 １４−１〜１４−３ モジュール １５ バックアップレジスタ １６ 内部バス ３０ ローカルバス ３２ スイッチ（ＳＷ）
Claims (6)
- 【請求項１】 バスを介してホストコンピュータに接続
された試験対象の半導体集積回路内に命令の履歴を蓄積
する専用の記憶回路を設け、該半導体集積回路内の複数
のモジュールのうち任意のモジュールに命令やデータを
アドレスと共に書込む際に前記記憶回路にもその命令や
データをアドレスと共に書込み、ハングアップ時は前記
記憶回路の書込みを禁止して、該記憶回路の記憶内容を
確認、解析することを特徴とする半導体集積回路の試験
方法。 - 【請求項２】 前記記憶回路は、ファーストインファー
ストアウトメモリによるレジスタであることを特徴とす
る請求項１記載の半導体集積回路の試験方法。 - 【請求項３】 前記記憶回路の記憶内容の確認、解析を
終了後は前記記憶回路を書込み可能状態に復帰させて試
験を再開することを特徴とする請求項１記載の半導体集
積回路の試験方法。 - 【請求項４】 バスを介してホストコンピュータに接続
されたインタフェースと、 前記インタフェースと内部バスを介して接続された複数
のモジュールと、 前記内部バスを介して前記インタフェースに接続された
記憶回路と、 前記記憶回路の記憶動作の更新及び更新禁止を指示する
スイッチ手段とを有し、試験時は前記スイッチ手段によ
り前記記憶回路の記憶動作更新可能に制御して、前記イ
ンタフェースは前記複数のモジュールのうち任意のモジ
ュールに命令やデータをアドレスと共に書込む際に前記
記憶回路にもその命令やデータをアドレスと共に書込
み、ハングアップ時は前記スイッチ手段により前記記憶
回路の記憶動作更新禁止に制御して、該記憶回路の記憶
内容を確認、解析することを特徴とする請求項１の半導
体集積回路の試験方法に用いる半導体集積回路。 - 【請求項５】 前記記憶回路は、ファーストインファー
ストアウトメモリによるレジスタであることを特徴とす
る請求項４記載の半導体集積回路。 - 【請求項６】 前記スイッチ手段は、前記記憶回路の記
憶内容の確認、解析を終了後は前記記憶回路の記憶動作
の更新に切り換え指示することを特徴とする請求項４記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255311A JPH1196038A (ja) | 1997-09-19 | 1997-09-19 | 半導体集積回路の試験方法及びそれに用いる半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255311A JPH1196038A (ja) | 1997-09-19 | 1997-09-19 | 半導体集積回路の試験方法及びそれに用いる半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196038A true JPH1196038A (ja) | 1999-04-09 |
Family
ID=17277025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9255311A Pending JPH1196038A (ja) | 1997-09-19 | 1997-09-19 | 半導体集積回路の試験方法及びそれに用いる半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046074A (ja) * | 2006-08-21 | 2008-02-28 | Advantest Corp | 試験装置 |
-
1997
- 1997-09-19 JP JP9255311A patent/JPH1196038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046074A (ja) * | 2006-08-21 | 2008-02-28 | Advantest Corp | 試験装置 |
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