JPH1197455A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH1197455A JPH1197455A JP25334297A JP25334297A JPH1197455A JP H1197455 A JPH1197455 A JP H1197455A JP 25334297 A JP25334297 A JP 25334297A JP 25334297 A JP25334297 A JP 25334297A JP H1197455 A JPH1197455 A JP H1197455A
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- film
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Abstract
(57)【要約】
【課題】断面形状がＴ字型であるゲート電極を有するＨ
ＥＭＴにおいて、半導体基板に接続する方向の抵抗を下
げる。 【解決手段】オーミックコンタクト層１６上の異なる領
域に、ＳｉＯ2 膜１７とＳｉＯ2 膜１７が形成されてい
る。そして、ＳｉＯ2 膜１７及びＳｉＯ膜１８が側壁と
なるホールが形成され、該ホールに露出するオーミック
コンタクト層１６、並びにｉＯ2 膜１７及びＳｉＯ膜１
８上に、断面形状がＴ字型であるゲート電極１９が形成
されている。ＳｉＯ2 膜１７及びＳｉＯ2 膜１７に囲ま
れたホールは、上方に広がって形成されおり、その断面
形状がＳｉＯ2 膜１７とＳｉＯ膜１８とで異なってい
る。
ＥＭＴにおいて、半導体基板に接続する方向の抵抗を下
げる。 【解決手段】オーミックコンタクト層１６上の異なる領
域に、ＳｉＯ2 膜１７とＳｉＯ2 膜１７が形成されてい
る。そして、ＳｉＯ2 膜１７及びＳｉＯ膜１８が側壁と
なるホールが形成され、該ホールに露出するオーミック
コンタクト層１６、並びにｉＯ2 膜１７及びＳｉＯ膜１
８上に、断面形状がＴ字型であるゲート電極１９が形成
されている。ＳｉＯ2 膜１７及びＳｉＯ2 膜１７に囲ま
れたホールは、上方に広がって形成されおり、その断面
形状がＳｉＯ2 膜１７とＳｉＯ膜１８とで異なってい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｔ字型の電極を備
えた電界効果トランジスタおよびその製造方法に関す
る。
えた電界効果トランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】高移動度電界効果トランジスタ（ＨＥＭ
Ｔ：High Electron Mobilty Transistor）を始めとする
化合物半導体の電界効果トランジスタはその高い電子移
動度から、マイクロ波やミリ波帯での応用が進められて
いる。より高い周波数帯での応用のための高性能化に
は、ゲート長を狭くすることが最も効果的であり、現在
ではゲート長が０．１μｍオーダーの素子の開発、実用
化も行われている。
Ｔ：High Electron Mobilty Transistor）を始めとする
化合物半導体の電界効果トランジスタはその高い電子移
動度から、マイクロ波やミリ波帯での応用が進められて
いる。より高い周波数帯での応用のための高性能化に
は、ゲート長を狭くすることが最も効果的であり、現在
ではゲート長が０．１μｍオーダーの素子の開発、実用
化も行われている。
【０００３】しかし、単純にゲート長を狭くした場合、
ゲート幅方向の電極断面積も小さくなってゲート抵抗が
増大してしまい、素子の性能を低下させるという問題が
ある。この問題を回避するために、ゲート長を狭く保っ
たまま断面積を確保することができるＴ字型のゲート電
極が広く用いられている。
ゲート幅方向の電極断面積も小さくなってゲート抵抗が
増大してしまい、素子の性能を低下させるという問題が
ある。この問題を回避するために、ゲート長を狭く保っ
たまま断面積を確保することができるＴ字型のゲート電
極が広く用いられている。
【０００４】図５に従来のＴ字型のゲート電極を有する
ＨＥＭＴの構造を示す。なお、１１は反絶縁性ＧａＡｓ
基板，１２はノンドープＧａＡｓバッファ層，１３はノ
ンドープＩｎＧａＡｓチャネル層，１４はｎ型ＡｌＧａ
Ａｓ電子供給層，１５はノンドープＡｌＧａＡｓショッ
トキーコンタクト層，１６はｎ型ＧａＡｓオーミックコ
ンタクト層，６１は絶縁膜，６２はＴ字型のゲート電
極，６３は空隙，２２はドレイン電極，２３はソース電
極である。
ＨＥＭＴの構造を示す。なお、１１は反絶縁性ＧａＡｓ
基板，１２はノンドープＧａＡｓバッファ層，１３はノ
ンドープＩｎＧａＡｓチャネル層，１４はｎ型ＡｌＧａ
Ａｓ電子供給層，１５はノンドープＡｌＧａＡｓショッ
トキーコンタクト層，１６はｎ型ＧａＡｓオーミックコ
ンタクト層，６１は絶縁膜，６２はＴ字型のゲート電
極，６３は空隙，２２はドレイン電極，２３はソース電
極である。
【０００５】次に、ＨＥＭＴの製造工程を図７の工程断
面図を用いて説明する。先ず、半絶縁性ＧａＡｓ基板１
１上にバッファ層１２、チャネル層１３、電子供給層１
４、ショットキーコンタクト層１５、オーミックコンタ
クト層１６を順次積層し、オーミックコンタクト層１６
上に絶縁膜６１を形成する。そして、絶縁膜６１上に、
電子ビーム露光装置を用いて０．１μｍ幅の開口を持っ
たレジストパターン７１を形成する（図７（ａ））。次
いで、レジストパターン７１をマスクとして絶縁膜６１
をエッチングした後、レジストパターン７１を除去する
ことにより、レジストパターン７１の開口と同じ幅の開
口部７２を形成する（図７（ｂ））。次いで、絶縁膜６
１上に、０．１μｍの開口部７２を含んだ領域に０．５
μｍ幅の逆テーパ状の開口部７４を持ったレジストパタ
ーン７３を形成する（図７（ｃ））。次いで、開口部７
４に露出しているオーミックコンタクト層１６をウェッ
トエッチングにより除去し、リセス構造を形成する（図
７（ｄ））。次いで、全面にゲート電極となる電極材６
２を真空蒸着法を用いて蒸着し（図７（ｅ））、その後
レジストパターン７３を溶解することによりゲート電極
となる部分以外の電極材６２を除去し、断面形状がＴ字
型のゲート電極６２を形成する（図７（ｆ））。
面図を用いて説明する。先ず、半絶縁性ＧａＡｓ基板１
１上にバッファ層１２、チャネル層１３、電子供給層１
４、ショットキーコンタクト層１５、オーミックコンタ
クト層１６を順次積層し、オーミックコンタクト層１６
上に絶縁膜６１を形成する。そして、絶縁膜６１上に、
電子ビーム露光装置を用いて０．１μｍ幅の開口を持っ
たレジストパターン７１を形成する（図７（ａ））。次
いで、レジストパターン７１をマスクとして絶縁膜６１
をエッチングした後、レジストパターン７１を除去する
ことにより、レジストパターン７１の開口と同じ幅の開
口部７２を形成する（図７（ｂ））。次いで、絶縁膜６
１上に、０．１μｍの開口部７２を含んだ領域に０．５
μｍ幅の逆テーパ状の開口部７４を持ったレジストパタ
ーン７３を形成する（図７（ｃ））。次いで、開口部７
４に露出しているオーミックコンタクト層１６をウェッ
トエッチングにより除去し、リセス構造を形成する（図
７（ｄ））。次いで、全面にゲート電極となる電極材６
２を真空蒸着法を用いて蒸着し（図７（ｅ））、その後
レジストパターン７３を溶解することによりゲート電極
となる部分以外の電極材６２を除去し、断面形状がＴ字
型のゲート電極６２を形成する（図７（ｆ））。
【０００６】ところが、先に述べたような真空蒸着法を
用いてＴ字型のゲート電極６２を形成した場合、膜厚が
大きくなるのにしたがって、絶縁膜６１の開口部に形成
される空隙８３が大きくなり開口部が小さくなることか
ら、Ｔ字型のゲート電極６２の足の部分と頭の接続部分
が細くなる（図８（ａ））。
用いてＴ字型のゲート電極６２を形成した場合、膜厚が
大きくなるのにしたがって、絶縁膜６１の開口部に形成
される空隙８３が大きくなり開口部が小さくなることか
ら、Ｔ字型のゲート電極６２の足の部分と頭の接続部分
が細くなる（図８（ａ））。
【０００７】そのため、断面積を大きくすることにより
ゲート電極の長手方向の抵抗成分８１は減少しているの
であるが、その一方で、ゲート電極と半導体基板との接
続方向の抵抗成分８２は、逆に増加する傾向となってい
る。
ゲート電極の長手方向の抵抗成分８１は減少しているの
であるが、その一方で、ゲート電極と半導体基板との接
続方向の抵抗成分８２は、逆に増加する傾向となってい
る。
【０００８】特に、ゲート長の短いトランジスタの場
合、接続方向の抵抗成分がゲート抵抗のほとんどを占め
るため、せっかくの短ゲート長化の利点を十分に発揮で
きなくなってしまっていた（図８（ｂ））。
合、接続方向の抵抗成分がゲート抵抗のほとんどを占め
るため、せっかくの短ゲート長化の利点を十分に発揮で
きなくなってしまっていた（図８（ｂ））。
【０００９】その結果、Ｔ字型のゲート電極を採用する
ことによりゲート抵抗の低減をはかっても、ゲート抵抗
は予測されるより小さくならず、雑音指数や最大発振周
波数の低下を招いてしまうという問題があった。
ことによりゲート抵抗の低減をはかっても、ゲート抵抗
は予測されるより小さくならず、雑音指数や最大発振周
波数の低下を招いてしまうという問題があった。
【００１０】一方、製造方法の観点で従来のＴ字型電極
形成方法を見てみると、０．１μｍオーダーの微細なゲ
ート長を形成するには、現在、高価でスループットの低
い電子ビーム露光装置が必要となっている。このため、
Ｔ字型ゲート電極の形成工程はトランジスタの高コスト
化の主な原因となっている。特に電子ビーム露光装置を
用いて描画を行った場合、低いスループットのためにさ
らに高コストになるばかりか、大量生産には不向きであ
るという問題があった。
形成方法を見てみると、０．１μｍオーダーの微細なゲ
ート長を形成するには、現在、高価でスループットの低
い電子ビーム露光装置が必要となっている。このため、
Ｔ字型ゲート電極の形成工程はトランジスタの高コスト
化の主な原因となっている。特に電子ビーム露光装置を
用いて描画を行った場合、低いスループットのためにさ
らに高コストになるばかりか、大量生産には不向きであ
るという問題があった。
【００１１】
【発明が解決しようとする課題】上述したように、Ｔ字
型ゲート電極は、ゲート電極と半導体の接続方向の抵抗
成分についてはほとんど効果が無く、ゲート抵抗を効果
的に低減することができないという問題があった。
型ゲート電極は、ゲート電極と半導体の接続方向の抵抗
成分についてはほとんど効果が無く、ゲート抵抗を効果
的に低減することができないという問題があった。
【００１２】またさらに、従来の微細なゲート電極パタ
ーンの加工に、高価格且つ低スループットの電子ビーム
露光装置を用いなければならず、高性能トランジスタの
低価格化、大量生産化を阻んでいるという問題があっ
た。
ーンの加工に、高価格且つ低スループットの電子ビーム
露光装置を用いなければならず、高性能トランジスタの
低価格化、大量生産化を阻んでいるという問題があっ
た。
【００１３】本発明の目的は、接続方向の抵抗成分を減
少させて、性能の向上を図り得ると共に、電子ビーム露
光装置を用いずに微細なゲート長を形成し、低価格化及
び大量生産化を容易にすることが可能な電界効果トラン
ジスタ及びその製造方法を提供することにある。
少させて、性能の向上を図り得ると共に、電子ビーム露
光装置を用いずに微細なゲート長を形成し、低価格化及
び大量生産化を容易にすることが可能な電界効果トラン
ジスタ及びその製造方法を提供することにある。
【００１４】
［構成］本発明は、上記目的を達成するために以下のよ
うに構成されている。 （１） 本発明（請求項１）は、半導体基板と、柱部分
と庇部分からなる断面Ｔ字型に形成され、柱部分の底部
が前記半導体基板に接して設けられたゲート電極と、こ
のゲート電極の庇部分及び柱部分に接して設けられた絶
縁膜と、この絶縁膜と前記半導体基板との間に挿入さ
れ、且つ前記ゲート電極の柱部分から所定量後退し該後
退部分に空隙を形成するように設けられ、ソース・ドレ
インとのコンタクトをとるためのオーミックコンタクト
層とを具備した電界効果トランジスタにおいて、前記ゲ
ート電極の支柱部の断面積は、前記半導体基板に向かっ
て小さくなっており、前記ゲート電極の柱部分に接する
領域の前記絶縁膜の断面形状は、ドレイン側とソース側
とで異なることを特徴とする。
うに構成されている。 （１） 本発明（請求項１）は、半導体基板と、柱部分
と庇部分からなる断面Ｔ字型に形成され、柱部分の底部
が前記半導体基板に接して設けられたゲート電極と、こ
のゲート電極の庇部分及び柱部分に接して設けられた絶
縁膜と、この絶縁膜と前記半導体基板との間に挿入さ
れ、且つ前記ゲート電極の柱部分から所定量後退し該後
退部分に空隙を形成するように設けられ、ソース・ドレ
インとのコンタクトをとるためのオーミックコンタクト
層とを具備した電界効果トランジスタにおいて、前記ゲ
ート電極の支柱部の断面積は、前記半導体基板に向かっ
て小さくなっており、前記ゲート電極の柱部分に接する
領域の前記絶縁膜の断面形状は、ドレイン側とソース側
とで異なることを特徴とする。
【００１５】本発明の好ましい実施態様を以下に示す。 (1-2) 前記絶縁膜のドレイン側の膜厚は、ソース側のそ
れよりも厚い。 (1-3) 前記絶縁膜のドレイン側の上端部は、丸みを帯
びている。 （２） 本発明（請求項４）は、半導体基板上に第１の
絶縁膜を形成する工程と、第１の絶縁膜上の所定領域に
レジストパターンを形成する工程と、前記レジストパタ
ーンをマスクとして、第一の絶縁膜に対し等方性エッチ
ングを行い、該レジストパターンの端面から所定の寸法
だけ第１の絶縁膜を後退させる工程と、前記半導体基板
及び前記レジストパターン上に第２の絶縁膜を形成し、
前記半導体基板が露出し第２の絶縁膜と前記第１の絶縁
膜とが側壁であるホールを形成する工程と、前記レジス
トパターン、及び該レジストパターン上の第２の絶縁膜
を除去する工程と、前記ホールに露出する前記半導体基
板を等方的にエッチングする工程と、第１及び第２の絶
縁膜、並びに前記ホールに露出する前記半導体基板上に
断面がＴ字型であるゲート電極を形成する工程とを含む
ことを特徴とする。
れよりも厚い。 (1-3) 前記絶縁膜のドレイン側の上端部は、丸みを帯
びている。 （２） 本発明（請求項４）は、半導体基板上に第１の
絶縁膜を形成する工程と、第１の絶縁膜上の所定領域に
レジストパターンを形成する工程と、前記レジストパタ
ーンをマスクとして、第一の絶縁膜に対し等方性エッチ
ングを行い、該レジストパターンの端面から所定の寸法
だけ第１の絶縁膜を後退させる工程と、前記半導体基板
及び前記レジストパターン上に第２の絶縁膜を形成し、
前記半導体基板が露出し第２の絶縁膜と前記第１の絶縁
膜とが側壁であるホールを形成する工程と、前記レジス
トパターン、及び該レジストパターン上の第２の絶縁膜
を除去する工程と、前記ホールに露出する前記半導体基
板を等方的にエッチングする工程と、第１及び第２の絶
縁膜、並びに前記ホールに露出する前記半導体基板上に
断面がＴ字型であるゲート電極を形成する工程とを含む
ことを特徴とする。
【００１６】本発明は、レジストパターンと、該レジス
トパターン上の第２の絶縁膜を除去する工程の後、前記
ホールの側壁を構成する第１の絶縁膜に対して等方的に
エッチングを行い、該側壁の上端部を丸めることが好ま
しい。
トパターン上の第２の絶縁膜を除去する工程の後、前記
ホールの側壁を構成する第１の絶縁膜に対して等方的に
エッチングを行い、該側壁の上端部を丸めることが好ま
しい。
【００１７】［作用］本発明は、上記構成によって以下
の作用・効果を有する。本発明の電界効果トランジスタ
によれば、ゲート電極の柱部分の断面積は半導体基板に
向かって小さくなっている。つまり、絶縁膜に形成さ
れ、内部にゲート電極の柱部分が埋め込まれるホールの
開口径が、半導体基板に向かって小さくなっている。従
って、ゲート電極材の堆積に際して前記ホール内に形成
される空隙が小さくなり、ゲート電極と半導体との接続
方向の抵抗成分は大幅に低減される。このような構造は
ゲート幅が狭いトランジスタにおいて大きな効果を持
ち、ゲート抵抗を従来のＴ字型のゲート電極構造に比べ
て小さくすることが可能である。その結果、トランジス
タの性能として雑音指数や最大発振周波数が向上する。
の作用・効果を有する。本発明の電界効果トランジスタ
によれば、ゲート電極の柱部分の断面積は半導体基板に
向かって小さくなっている。つまり、絶縁膜に形成さ
れ、内部にゲート電極の柱部分が埋め込まれるホールの
開口径が、半導体基板に向かって小さくなっている。従
って、ゲート電極材の堆積に際して前記ホール内に形成
される空隙が小さくなり、ゲート電極と半導体との接続
方向の抵抗成分は大幅に低減される。このような構造は
ゲート幅が狭いトランジスタにおいて大きな効果を持
ち、ゲート抵抗を従来のＴ字型のゲート電極構造に比べ
て小さくすることが可能である。その結果、トランジス
タの性能として雑音指数や最大発振周波数が向上する。
【００１８】さらに、前記絶縁膜のドレイン側の上端部
が丸みを帯びていることによって、ゲート電極材を堆積
する際に、電極材が段切れする事を防止することがで
き、開放不良といった不良の発生も見られなくなる。
が丸みを帯びていることによって、ゲート電極材を堆積
する際に、電極材が段切れする事を防止することがで
き、開放不良といった不良の発生も見られなくなる。
【００１９】また、本発明による電界効果トランジスタ
の製造方法によれば、狭いゲート長を持ったＴ字型電極
を備えた高性能電界効果トランジスタを光学露光装置の
みを使用して実現することができる。
の製造方法によれば、狭いゲート長を持ったＴ字型電極
を備えた高性能電界効果トランジスタを光学露光装置の
みを使用して実現することができる。
【００２０】また、前記絶縁膜がドレイン側とソース側
の絶縁膜が異なる工程で形成されているので、それぞれ
の膜厚及び材料を自由に選択することができる。特にド
レイン側の絶縁膜の膜厚を厚くし、低誘電率の材料を埋
め込むことにより、Ｔ字型電極の庇部と半導体層との間
にできる寄生容量を低減させることが可能となる。この
ことは、トランジスタの帰還容量を低下させることにつ
ながり、電力利得を向上させるといった高性能化を実現
できる。
の絶縁膜が異なる工程で形成されているので、それぞれ
の膜厚及び材料を自由に選択することができる。特にド
レイン側の絶縁膜の膜厚を厚くし、低誘電率の材料を埋
め込むことにより、Ｔ字型電極の庇部と半導体層との間
にできる寄生容量を低減させることが可能となる。この
ことは、トランジスタの帰還容量を低下させることにつ
ながり、電力利得を向上させるといった高性能化を実現
できる。
【００２１】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るＨＥＭＴの構成を示す断面図である。
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るＨＥＭＴの構成を示す断面図である。
【００２２】反絶縁性ＧａＡｓ基板１１上にノンドープ
のＧａＡｓバッファ層１２，ノンドープＩｎＧａＡｓチ
ャネル層１３，ｎ型ＡｌＧａＡｓ電子供給層１４，ノン
ドープＡｌＧａＡｓショットキーコンタクト層１５，ｎ
型ＧａＡｓオーミックコンタクト層１６が順次積層され
ている。なお、ＧａＡｓ基板１１，バッファ層１２，チ
ャネル層１２，電子供給層１４及びショットキーコンタ
クト層１５が特許請求の範囲中の半導体基板である。
のＧａＡｓバッファ層１２，ノンドープＩｎＧａＡｓチ
ャネル層１３，ｎ型ＡｌＧａＡｓ電子供給層１４，ノン
ドープＡｌＧａＡｓショットキーコンタクト層１５，ｎ
型ＧａＡｓオーミックコンタクト層１６が順次積層され
ている。なお、ＧａＡｓ基板１１，バッファ層１２，チ
ャネル層１２，電子供給層１４及びショットキーコンタ
クト層１５が特許請求の範囲中の半導体基板である。
【００２３】オーミックコンタクト層１６上の所定領域
に、ＳｉＯ2 膜（第１の絶縁膜）１７が形成されてい
る。また、オーミックコンタクト層１６上のＳｉＯ2 膜
１７の形成領域と異なる領域にＳｉＯ膜（第２の絶縁
膜）１８が形成されている。そして、ＳｉＯ2 膜１７及
びＳｉＯ膜１８が側壁となるホールが形成され、該ホー
ルに露出するショットキーコンタクト層１５、並びにｉ
Ｏ2 膜１７及びＳｉＯ膜１８上に、断面形状がＴ字型で
あるゲート電極１９が形成されている。なお、ゲート電
極１９は空隙２２によってオーミックコンタクト層１６
と絶縁されている。
に、ＳｉＯ2 膜（第１の絶縁膜）１７が形成されてい
る。また、オーミックコンタクト層１６上のＳｉＯ2 膜
１７の形成領域と異なる領域にＳｉＯ膜（第２の絶縁
膜）１８が形成されている。そして、ＳｉＯ2 膜１７及
びＳｉＯ膜１８が側壁となるホールが形成され、該ホー
ルに露出するショットキーコンタクト層１５、並びにｉ
Ｏ2 膜１７及びＳｉＯ膜１８上に、断面形状がＴ字型で
あるゲート電極１９が形成されている。なお、ゲート電
極１９は空隙２２によってオーミックコンタクト層１６
と絶縁されている。
【００２４】ＳｉＯ2 膜１７及びＳｉＯ膜１８に囲まれ
たホールは、上方に広がって形成されおり、その断面形
状がＳｉＯ2 膜１７とＳｉＯ膜１８とで異なっている。
そして、オーミックコンタクト層１６上にドレイン電極
２０及びソース電極２１が形成されている。
たホールは、上方に広がって形成されおり、その断面形
状がＳｉＯ2 膜１７とＳｉＯ膜１８とで異なっている。
そして、オーミックコンタクト層１６上にドレイン電極
２０及びソース電極２１が形成されている。
【００２５】ホールが順テーパ状に形成されているた
め、ホール内のゲート電極１９とホール上のゲート電極
１９は、鈍な角度を持って接続されている。従って、ゲ
ート抵抗におけるオーミックコンタクト層１６とゲート
電極１９との接続方向成分は小さくなる。
め、ホール内のゲート電極１９とホール上のゲート電極
１９は、鈍な角度を持って接続されている。従って、ゲ
ート抵抗におけるオーミックコンタクト層１６とゲート
電極１９との接続方向成分は小さくなる。
【００２６】次に、本実施形態のＨＥＭＴの製造工程を
図２，３の工程断面図を用いて説明する。先ず、図２
（ａ）に示すように、反絶縁性のＧａＡｓ基板上にノン
ドープＧａＡｓバッファ層１２，ノンドープＩｎＧａＡ
ｓチャネル層１３，ｎ型ＡｌＧａＡｓ電子供給層１４，
ノンドープＡｌＧａＡｓショットキーコンタクト層１５
及びｎ型ＧａＡｓオーミックコンタクト層１６を有機金
属気相堆積法を用いて順次積層したＨＥＭＴ構造化合物
半導体基板を用意する。そして、オーミックコンタクト
層１６上に、ＣＶＤ法を用いて２００ｎｍの厚さのＳｉ
Ｏ2 膜１７を堆積する。
図２，３の工程断面図を用いて説明する。先ず、図２
（ａ）に示すように、反絶縁性のＧａＡｓ基板上にノン
ドープＧａＡｓバッファ層１２，ノンドープＩｎＧａＡ
ｓチャネル層１３，ｎ型ＡｌＧａＡｓ電子供給層１４，
ノンドープＡｌＧａＡｓショットキーコンタクト層１５
及びｎ型ＧａＡｓオーミックコンタクト層１６を有機金
属気相堆積法を用いて順次積層したＨＥＭＴ構造化合物
半導体基板を用意する。そして、オーミックコンタクト
層１６上に、ＣＶＤ法を用いて２００ｎｍの厚さのＳｉ
Ｏ2 膜１７を堆積する。
【００２７】次いで、図２（ｂ）に示すように、ＳｉＯ
2 膜１７上にフォトレジストを塗布し、後に形成される
ゲート電極のソース側に端部を有するように、光学露光
装置を用いてレジストパターン３１を形成する。
2 膜１７上にフォトレジストを塗布し、後に形成される
ゲート電極のソース側に端部を有するように、光学露光
装置を用いてレジストパターン３１を形成する。
【００２８】次いで、図２（ｃ）に示すように、レジス
トパターン３１をマスクとして弗化アンモニウム溶液を
用いてＳｉＯ2 膜１７を等方的にエッチングし、ＳｉＯ
2 膜１７の側面をレジストパターン３１の側面から後退
させ、空隙３２を形成する。このとき、等方性エッチン
グを用いてＳｉＯ2 膜１７をエッチングしているので、
ＳｉＯ2 膜１７の側面部がスロープを有して形成され
る。
トパターン３１をマスクとして弗化アンモニウム溶液を
用いてＳｉＯ2 膜１７を等方的にエッチングし、ＳｉＯ
2 膜１７の側面をレジストパターン３１の側面から後退
させ、空隙３２を形成する。このとき、等方性エッチン
グを用いてＳｉＯ2 膜１７をエッチングしているので、
ＳｉＯ2 膜１７の側面部がスロープを有して形成され
る。
【００２９】なお、後工程でＳｉＯ膜を堆積する際、露
出するオーミックコンタクト層１６の露出幅がゲート長
に対応する０．１μｍになるように、ＳｉＯ2 膜１７の
側面を後退させる。
出するオーミックコンタクト層１６の露出幅がゲート長
に対応する０．１μｍになるように、ＳｉＯ2 膜１７の
側面を後退させる。
【００３０】次いで、図２（ｄ）に示すように、真空蒸
着法を用いて全面にＳｉＯ膜１８を１５０ｎｍ堆積す
る。このとき、レジストパターン３１及びオーミックコ
ンタクト層１６上に、ＳｉＯ膜１８が堆積するが、レジ
ストパターン３１上のＳｉＯ膜１６は、堆積に従ってひ
さし状にせり出して形成されていく。そのため、オーミ
ックコンタクト層１６上のＳｉＯ膜１８は順テーパ状の
スロープを有して形成される。そして、先の工程で、Ｓ
ｉＯ2 膜１７の側面が後退させられているため、ＳｉＯ
2 膜１７及びＳｉＯ膜１８が側壁となり、オーミックコ
ンタクト層１６が露出するホール３３が形成される。
着法を用いて全面にＳｉＯ膜１８を１５０ｎｍ堆積す
る。このとき、レジストパターン３１及びオーミックコ
ンタクト層１６上に、ＳｉＯ膜１８が堆積するが、レジ
ストパターン３１上のＳｉＯ膜１６は、堆積に従ってひ
さし状にせり出して形成されていく。そのため、オーミ
ックコンタクト層１６上のＳｉＯ膜１８は順テーパ状の
スロープを有して形成される。そして、先の工程で、Ｓ
ｉＯ2 膜１７の側面が後退させられているため、ＳｉＯ
2 膜１７及びＳｉＯ膜１８が側壁となり、オーミックコ
ンタクト層１６が露出するホール３３が形成される。
【００３１】次いで、図２（ｅ）に示すように、レジス
トパターン３１を溶解させ、レジスト３１及びレジスト
３１上のＳｉＯ膜１８を除去する。次いで、図２（ｆ）
に示すように、ＳｉＯ2 膜１７及びＳｉＯ膜１８上に、
ホール３３を含んだ領域に逆テーパ状の開口部を有する
レジストパターン３４を形成する。
トパターン３１を溶解させ、レジスト３１及びレジスト
３１上のＳｉＯ膜１８を除去する。次いで、図２（ｆ）
に示すように、ＳｉＯ2 膜１７及びＳｉＯ膜１８上に、
ホール３３を含んだ領域に逆テーパ状の開口部を有する
レジストパターン３４を形成する。
【００３２】次いで、図３（ｇ）に示すように、ＳｉＯ
膜１８とＳｉＯ2 膜１７とをマスクとしてウェットエッ
チングによりＧａＡｓオーミックコンタクト層１６をエ
ッチングする。
膜１８とＳｉＯ2 膜１７とをマスクとしてウェットエッ
チングによりＧａＡｓオーミックコンタクト層１６をエ
ッチングする。
【００３３】次いで、図３（ｈ）に示すように、真空蒸
着法によりＴｉ，Ｐｔ，Ａｕをそれぞれ１０ｎｍ，１０
ｎｍ，５００ｎｍ堆積し、ゲート電極１９を形成する。
次いで、図３（ｉ）に示すように、レジストパターン３
４を溶解し不要な部分のゲート電極１９を除去する。
着法によりＴｉ，Ｐｔ，Ａｕをそれぞれ１０ｎｍ，１０
ｎｍ，５００ｎｍ堆積し、ゲート電極１９を形成する。
次いで、図３（ｉ）に示すように、レジストパターン３
４を溶解し不要な部分のゲート電極１９を除去する。
【００３４】そして、図３（ｊ）に示すように、ゲート
電極１９をマスクとしてＳｉＯ2 膜１７及びＳｉＯ膜１
８をエッチングした後、真空蒸着法を用いてＡｕＧｅ
（１２％），Ｎｉ及びＡｕからなる電極材の堆積及びパ
ターニングを行い、ドレイン電極２０及びソース電極２
１を形成する。そして、３９０℃，２分間の熱処理を施
すことによって、ドレイン電極２０及びソース電極２１
とオーミックコンタクト層１６とをオーミック接合さ
せ、ＨＥＭＴが完成する。
電極１９をマスクとしてＳｉＯ2 膜１７及びＳｉＯ膜１
８をエッチングした後、真空蒸着法を用いてＡｕＧｅ
（１２％），Ｎｉ及びＡｕからなる電極材の堆積及びパ
ターニングを行い、ドレイン電極２０及びソース電極２
１を形成する。そして、３９０℃，２分間の熱処理を施
すことによって、ドレイン電極２０及びソース電極２１
とオーミックコンタクト層１６とをオーミック接合さ
せ、ＨＥＭＴが完成する。
【００３５】本実施形態のトランジスタ（ゲート幅１０
０μｍ）の特性としては、ゲート抵抗が２．２Ωとなり
同一サイズの従来のＴ字型電極を備えたトランジスタの
ゲート抵抗に比して約４０％低減している。また、ゲー
ト・ドレイン容量が減少していること等の効果により、
２０ＧＨｚにおける雑音指数は、従来１．５ｄＢであっ
たものが０．９７ｄＢまで低減し、ｆmax は従来１３０
ＧＨｚであったものが１６５ＧＨｚに向上し、ｆt は従
来８６ＧＨｚであったものが９５ＧＨｚに向上する等の
性能の改善が見られている。
０μｍ）の特性としては、ゲート抵抗が２．２Ωとなり
同一サイズの従来のＴ字型電極を備えたトランジスタの
ゲート抵抗に比して約４０％低減している。また、ゲー
ト・ドレイン容量が減少していること等の効果により、
２０ＧＨｚにおける雑音指数は、従来１．５ｄＢであっ
たものが０．９７ｄＢまで低減し、ｆmax は従来１３０
ＧＨｚであったものが１６５ＧＨｚに向上し、ｆt は従
来８６ＧＨｚであったものが９５ＧＨｚに向上する等の
性能の改善が見られている。
【００３６】また、短いゲート長のパターンを形成する
のに電子露光装置ではなく、安価でスループットの高い
光学露光装置を用いることができるので、スループット
が上昇し、低価格化を図ることができる。
のに電子露光装置ではなく、安価でスループットの高い
光学露光装置を用いることができるので、スループット
が上昇し、低価格化を図ることができる。
【００３７】［第２実施形態］図４は、本発明の第２実
施形態に係わるＨＥＭＴの構成を示す断面図である。図
４において、図１と同一な部分には同一符号を付し、そ
の説明を省略する。
施形態に係わるＨＥＭＴの構成を示す断面図である。図
４において、図１と同一な部分には同一符号を付し、そ
の説明を省略する。
【００３８】本実施形態の特徴は、ＳｉＯ2 膜１７のホ
ールの上端部４１が丸みを帯びていることである。この
ＨＥＭＴは、ＳｉＯ膜１８の堆積，リフトオフを行った
（図２（ｅ））後、全面にわたって再度ＳｉＯ2 膜１７
を等方的にウエットエッチングし、ＳｉＯ2 膜１７の上
端部を丸めることによって製造される。
ールの上端部４１が丸みを帯びていることである。この
ＨＥＭＴは、ＳｉＯ膜１８の堆積，リフトオフを行った
（図２（ｅ））後、全面にわたって再度ＳｉＯ2 膜１７
を等方的にウエットエッチングし、ＳｉＯ2 膜１７の上
端部を丸めることによって製造される。
【００３９】本構造では、ウエットエッチングによって
ドレイン側のＳｉＯ2 膜１７の膜厚が薄くなるため、容
量の増大が生じてしまうという問題がある。しかし、サ
イドエッチングの際にできるＳｉＯ2 膜１７の上端部に
存在する鋭角な形状が丸められ、滑らかな形状となる。
そのため、その後のゲート電極１９を堆積する際、鋭角
部において段切れなどの問題の発生を回避することが可
能となっている。
ドレイン側のＳｉＯ2 膜１７の膜厚が薄くなるため、容
量の増大が生じてしまうという問題がある。しかし、サ
イドエッチングの際にできるＳｉＯ2 膜１７の上端部に
存在する鋭角な形状が丸められ、滑らかな形状となる。
そのため、その後のゲート電極１９を堆積する際、鋭角
部において段切れなどの問題の発生を回避することが可
能となっている。
【００４０】なお、本発明は、上記実施形態に限定され
るものではない。例えば、ＨＥＭＴに限らず、Ｔ字型の
電極を有する電界効果トランジスタに本発明を適用する
ことが可能である。
るものではない。例えば、ＨＥＭＴに限らず、Ｔ字型の
電極を有する電界効果トランジスタに本発明を適用する
ことが可能である。
【００４１】また、上記実施形態では、ＧａＡｓ基板上
に多層膜が形成された半導体基板を用いていたが、バル
クの半導体基板を用いることも可能である。また、図５
に示すように、絶縁膜５１とゲート電極１９との間に空
隙５２を形成しても良い。空隙５２を形成すると、容量
が減少し、帰還容量を減らすことができる。本構造は、
第２の絶縁膜として２層の絶縁膜を積層し、ゲート電極
を形成した後に、上層の絶縁膜を除去することによって
形成することが可能となる。その他、本発明は、その要
旨を逸脱しない範囲で、種々変形して実施することが可
能である。
に多層膜が形成された半導体基板を用いていたが、バル
クの半導体基板を用いることも可能である。また、図５
に示すように、絶縁膜５１とゲート電極１９との間に空
隙５２を形成しても良い。空隙５２を形成すると、容量
が減少し、帰還容量を減らすことができる。本構造は、
第２の絶縁膜として２層の絶縁膜を積層し、ゲート電極
を形成した後に、上層の絶縁膜を除去することによって
形成することが可能となる。その他、本発明は、その要
旨を逸脱しない範囲で、種々変形して実施することが可
能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極が埋め込まれるホールの開口面積を半導体基板
に向かって小さくすることによって、電界効果トランジ
スタにとって寄生抵抗であるゲート抵抗を低減すること
ができ、性能の向上を図ることができる。また、０．１
μｍオーダーの微細なパターンの形成が光学露光装置の
みで行うことができ、量産化可能な低価格のトランジス
タを提供することができる。
ート電極が埋め込まれるホールの開口面積を半導体基板
に向かって小さくすることによって、電界効果トランジ
スタにとって寄生抵抗であるゲート抵抗を低減すること
ができ、性能の向上を図ることができる。また、０．１
μｍオーダーの微細なパターンの形成が光学露光装置の
みで行うことができ、量産化可能な低価格のトランジス
タを提供することができる。
【図１】第１実施形態に係わるＨＥＭＴの構成を示す断
面図。
面図。
【図２】図１に示したＨＥＭＴの製造工程を示す工程断
面図。
面図。
【図３】図１に示したＨＥＭＴの製造工程を示す工程断
面図。
面図。
【図４】第２実施形態に係わるＨＥＭＴの構成を示す断
面図。
面図。
【図５】本発明の変形例を示す断面図。
【図６】従来のＨＥＭＴの構成を示す断面図。
【図７】図６に示したＨＥＭＴの製造工程を示す工程断
面図。
面図。
【図８】従来の問題点を説明するための図。
１１…半絶縁性ＧａＡｓ基板 １２…ノンドープＧａＡｓバッファ層 １３…ノンドープＩｎＧａＡｓチャネル層 １４…ｎ型ＡｌＧａＡｓ電子供給層 １５…ノンドープＡｌＧａＡｓショットキーコンタクト
層 １６…ｎ型ＧａＡｓオーミックコンタクト層 １７…ＳｉＯ2 膜（第１の絶縁膜） １８…ＳｉＯ膜（第２の絶縁膜） １９…ゲート電極 ２０…ドレイン電極 ２１…ソース電極 ２２…空隙 ３１…第１のレジストパターン ３２…空隙 ３３…ホール ３４…第２のレジストパターン ４１…上端部
層 １６…ｎ型ＧａＡｓオーミックコンタクト層 １７…ＳｉＯ2 膜（第１の絶縁膜） １８…ＳｉＯ膜（第２の絶縁膜） １９…ゲート電極 ２０…ドレイン電極 ２１…ソース電極 ２２…空隙 ３１…第１のレジストパターン ３２…空隙 ３３…ホール ３４…第２のレジストパターン ４１…上端部
Claims (4)
- 【請求項１】半導体基板と、柱部分と庇部分からなる断
面Ｔ字型に形成され、柱部分の底部が前記半導体基板に
接して設けられたゲート電極と、このゲート電極の庇部
分及び柱部分に接して設けられた絶縁膜と、この絶縁膜
と前記半導体基板との間に挿入され、且つ前記ゲート電
極の柱部分から所定量後退し該後退部分に空隙を形成す
るように設けられ、ソース・ドレインとのコンタクトを
とるためのオーミックコンタクト層とを具備した電界効
果トランジスタにおいて、 前記ゲート電極の柱部分の断面積は、前記半導体基板に
向かって小さくなっており、前記ゲート電極の柱部分に
接する領域の前記絶縁膜の断面形状は、ドレイン側とソ
ース側とで異なることを特徴とする電界効果トランジス
タ。 - 【請求項２】前記絶縁膜のドレイン側の膜厚は、ソース
側のそれよりも厚いことを特徴とする請求項１に記載の
電界効果トランジスタ。 - 【請求項３】前記絶縁膜のドレイン側の上端部は、丸み
を帯びていることを特徴とする請求項１に記載の電界効
果トランジスタ。 - 【請求項４】半導体基板上に第１の絶縁膜を形成する工
程と、 第１の絶縁膜上の所定領域にレジストパターンを形成す
る工程と、 前記レジストパターンをマスクとして、第一の絶縁膜に
対し等方性エッチングを行い、該レジストパターンの端
面から所定の寸法だけ第１の絶縁膜を後退させる工程
と、 前記半導体基板及び前記レジストパターン上に第２の絶
縁膜を形成し、前記半導体基板が露出し第２の絶縁膜と
前記第１の絶縁膜とが側壁であるホールを形成する工程
と、 前記レジストパターン、及び該レジストパターン上の第
２の絶縁膜を除去する工程と、 前記ホールに露出する前記半導体基板を等方的にエッチ
ングする工程と、 第１及び第２の絶縁膜、並びに前記ホールに露出する前
記半導体基板上に断面がＴ字型であるゲート電極を形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334297A JP3249446B2 (ja) | 1997-09-18 | 1997-09-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334297A JP3249446B2 (ja) | 1997-09-18 | 1997-09-18 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197455A true JPH1197455A (ja) | 1999-04-09 |
| JP3249446B2 JP3249446B2 (ja) | 2002-01-21 |
Family
ID=17250002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25334297A Expired - Fee Related JP3249446B2 (ja) | 1997-09-18 | 1997-09-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249446B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533717A (ja) * | 2005-03-11 | 2008-08-21 | クリー インコーポレイテッド | ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
-
1997
- 1997-09-18 JP JP25334297A patent/JP3249446B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| JP2008533717A (ja) * | 2005-03-11 | 2008-08-21 | クリー インコーポレイテッド | ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
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| Publication number | Publication date |
|---|---|
| JP3249446B2 (ja) | 2002-01-21 |
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