JPH1198004A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】回路設計を容易にし、回路製作マージンを大き
くし、要求される素子の面積加工精度を緩和し、微細化
に適した設計として、微細化による低消費電力化を可能
にした半導体回路を提供する。 【解決手段】二つの負性微分抵抗素子１、２にトランジ
スタ３、４を並列に接続し、それぞれに相補型信号Ｓ、
Ｓ~を入力する構成として、ドライバ側とロード側のピ
ーク電流値を変調可能とした。この回路では、負性微分
抵抗素子とトランジスタの並列回路を流れる電流値はト
ランジスタのオンオフに応じて大幅に変わるので、従来
のように負性微分抵抗素子の面積を精密に設計加工する
ことによって所望の電流条件を実現するという必要がな
くなる。そのため回路製作マージンを大きくでき、かつ
面積加工精度を緩和でき、その結果、微細化が可能にな
るので、低消費電力化、高速化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の属する技術分野は、
動作速度が速く、多機能な、設計自由度の大きい半導体
回路に関するものである。

【０００２】

【従来の技術】本発明に近い従来技術の例として二つの
例が挙げられる。 （第一の従来技術例）第一の従来技術例として、二つの
負性微分抵抗素子を直列接続し、その接続点の電位を出
力として取り出す方式の論理ゲートが知られている（文
献 KJ.Chenet a1. Ext,Abs,“1994 Solid State Devi
ces and Materia1s,”Yokohama,1994,p979 参照）。図
１１は、上記従来技術の回路図である。図１１におい
て、１は第一の負性微分抵抗素子、２は第二の負性微分
抵抗素子、３は第一の電界効果型トランジスタ、５はド
ライバ側複合素子（１と３との複合素子）である。な
お、上記の負性微分抵抗素子は例えば共鳴トンネルダイ
オードである。

【０００３】一つの負性微分抵抗素子の電流−電圧特性
は図１２に示す通りである。また、二つの負性微分抵抗
素子を直列に接続した場合の系の安定点は電源電圧Ｖbi
asに応じて図１３に示すように変化する。まず、図１３
（ａ）に示すように、Ｖbiasがピーク電圧Ｖpの２倍よ
り小さいときは点Ａ（電圧Ｖ_A）が安定点であり、出力
電圧はＶbias／２である。Ｖbiasを大きくして、２Ｖp
を越えると図１３（ｂ）に示すように、系の安定点はＢ
とＣの２点になり、出力電圧は安定点に応じてＶ_BかＶ_C
となる。ここでＢとＣのどちらの安定点に落ち着くかは
二つの負性微分抵抗素子のピーク電流の違いによる。例
えば、ドライバ側の負性微分抵抗素子１のピーク電流が
大きければ、系の状態は点Ｂとなり、出力電圧はＶ_Bに
なる。その反対、つまりロード側の負性微分抵抗素子２
のピーク電流が大きい場合はＶ_Cが出力される。この素
子を用いて論理回路を組むためにはＶbiasとして２Ｖp
の上下に周期的に変化する駆動電圧を用いる。これはク
ロックとして働き、電圧が上昇するときにスイッチング
が起こることになる。

【０００４】これを論理ゲートとして動作させるために
は、入力電圧にしたがってピーク電流を変調する必要が
ある。そのための一つの方法は負性微分抵抗素子に並列
に電界効果型トランジスタを接続することである。この
とき、図１４に示すように、この複合素子を流れる電流
は、負性微分抵抗素子を流れる電流と電界効果型トラン
ジスタを流れる電流との和となるため、実効的にピーク
電流を変調したことになる。

【０００５】（第二の従来技術例）第二の従来技術例と
して、二つの負性微分抵抗素子を直列接続し、それぞれ
の負性微分抵抗素子にトランジスタを並列接続し、負性
微分抵抗素子の接続点の電位を出力として取り出す方式
の論理ゲートが知られている（特開平６−１３２８１１
号公報）。図１５は、上記従来技術の回路図である。図
１５において、４は第二の電界効果型トランジスタ、６
はロード側複合素子（２と４との複合素子）であり、そ
の他、図１１と同符号は同じものを示す。

【０００６】一つの負性微分抵抗素子の電流−電圧特性
は前記図１２に示した通りである。二つの負性微分抵抗
素子１、２を直列に接続した場合の系の安定点は二つの
電界効果型トランジスタ３、４のそれぞれへの入力電圧
ＲとＳに応じて図１６に示すように変化する。まず、ド
ライバ側複合素子５の電流電圧特性曲線は、入力電圧Ｒ
が“Ｌｏｗ”のときは、Ｄ_Lのようになり、入力電圧Ｒ
が“Ｈｉｇｈ”のときは、Ｄ_Hのようになる。また、ロ
ード側複合素子６の電流電圧特性曲線は、入力電圧Ｓが
“Ｌｏｗ”のときは、Ｌ_Lのようになり、入力電圧Ｓが
“Ｈｉｇｈ”のときは、Ｌ_Hのようになる。よって、入
力電圧Ｒ、Ｓの組み合わせによって、系は６つの安定
点、Ｌ１、Ｌ２、ＬＡ、Ｈ１、Ｈ２、ＨＡを持つ。

【０００７】入力電圧ＳとＲが共に“Ｌｏｗ”の場合、
系はＬ１、Ｈ１のどちらかの状態をとり得るが、Ｒ、Ｓ
のどちらか一方が“Ｈｉｇｈ”になれば、系の安定点は
Ｌ２かＨ２にきまる。その後に、他の一方への入力が
“Ｈｉｇｈ”に変化しても、安定点がＬ２→ＬＡ或い
は、Ｈ２→ＨＡの様に変化するだけで論理レベルとして
の出力（“Ｈｉｇｈ”或いは“Ｌｏｗ”）は変化しな
い。また、“Ｈｉｇｈ”であった方の入力が“Ｌｏｗ”
となっても、安定点はＬ２→Ｌ１或いは、Ｈ２→Ｈ１の
様に変化するだけで、論理レベルとしての出力（“Ｈｉ
ｇｈ”或いは“Ｌｏｗ”）は変化しない。

【０００８】上記の原理を用いて、論理ゲートを構成す
るためには、負性微分抵抗素子を直列接続したときに得
られる、系の双安定状態（安定点：Ｌ１とＨ１）を、負
性微分抵抗の電流電圧特性曲線を変化させることによっ
て、単安定状態（安定点：Ｌ２かＨ２）に遷移させるこ
とが必要である。そのために、負性微分抵抗素子にトラ
ンジスタを並列接続することにより、図１４に示すよう
に負性微分抵抗素子の実効的な電流電圧特性を変化させ
ることを可能にしている。

【０００９】

【発明が解決しようとする課題】このように負性微分抵
抗素子と電界効果型トランジスタとの組み合わせによ
り、論理ゲートを組むためには、以下のような課題が存
在している。第一の従来技術の場合、回路設計時に、直
列接続された二つの負性微分抵抗素子のピーク電流値に
差をつけること、つまり、入力電圧が“Ｌｏｗ”（〜０
Ｖ）の時は、第一の電界効果型トランジスタ３の電流と
ドライバ側の第一の負性微分抵抗素子１のピーク電流と
の和が、ロード側の第二の負性微分抵抗素子２のピーク
電流より小さくなるようにし、入力電圧が“Ｈｉｇｈ”
の時は、第一の電界効果型トランジスタ３の電流と第一
の負性微分抵抗素子１のピーク電流との和が、第二の負
性微分抵抗素子２のピーク電流より大きくなるように、
両負性微分抵抗素子１、２の面積を設計することが必要
である。ここで第二の負性微分抵抗素子２のピーク電流
は第一の負性微分抵抗素子１のピーク電流より大きくな
ければならないが、どの程度大きければよいかが、設計
上重要なパラメータとなる。

【００１０】第二の従来技術の場合、入力電圧Ｒ或いは
Ｓが“Ｈｉｇｈ”の場合に、系の状態が双安定状態から
単安定状態に遷移するように、負性微分抵抗素子に充分
大きな、駆動能力の高いトランジスタを接続すること、
つまり、たとえば、入力電圧Ｓが“Ｈｉｇｈ”の場合、
ロード側の第二の負性微分抵抗素子２のバレー電流と第
二の電界効果型トランジスタ４の電流の和が、ドライバ
側の第一の負性微分抵抗素子１のピーク電流値より大き
くなる（図１６中、Ｄ_LとＬ_Hの関係）ように、負性微分
抵抗素子のピーク電流値を考慮してトランジスタのゲー
ト幅を設計する必要がある。単純にはゲート幅は広けれ
ばよいのだが、前段回路の出力が本従来技術回路への入
力Ｒ、Ｓとなるのであるから、前段回路の駆動能力を考
慮すると、高速動作のためには、なるべくトランジスタ
のゲート幅を狭くする必要がある。従って、トランジス
タのゲート幅が、設計上重要なパラメータとなる。

【００１１】以上のような課題が存在するなかで、トラ
ンジスタが常に同等の電流電圧特性を示せば問題はない
が、実際には閾値電圧、相互コンダクタンスにはばらつ
きがあり、設計通りに回路を製作することは非常に困難
である。

【００１２】さらに、高速動作の際には、次段へ流入す
る電流の効果も考慮せねばならない。具体的には、次段
へ流入する電流はドライバ側複合素子５を流れる電流に
重量され、実効的なドライバ側ピーク電流値を大きくす
る。そのため、第一の従来技術の例の場合、ドライバ側
の実効的なピーク電流が増加しても、入力電圧が“Ｌｏ
ｗ”の場合にロード側複合素子６のピーク電流が、実効
的なドライバ側のそれを上回るように負性微分抵抗素子
の面積差をなるべく大きくとりながら、入力電圧が“Ｈ
ｉｇｈ”の場合にドライバ側複合素子５のピーク電流が
ロード側のそれを上回ることが可能な範囲の面積差に納
める、という、素子面積について精密な設計、つまり自
由度の小さい設計をしなければならない。

【００１３】また、第二の従来技術の例の場合には、前
段回路の駆動能力から制限されるトランジスタのゲート
幅の範囲で、例えば、入力電圧Ｓが“Ｈｉｇｈ”の場合
にドライバ側複合素子５の実効的なピーク電流よりも、
ロード側のバレー電流が上回るべく、トランジスタのゲ
ート幅を大きくする、という綿密な設計を行わなくては
ならない。

【００１４】このような結果として、設計、回路製作両
面に精密性が要求される。加えて、素子の面積加工精度
確保のため、素子の微細化に制限が生じる。そしてエピ
タキシャル構造やプロセス上の問題から生じる、トラン
ジスタや負性微分抵抗素子の電気的特性のばらつきによ
り、上述の条件が満たされなくなると直ちに回路は動作
不能となる。したがって上記のごとき従来技術を実用化
するには、回路設計の自由度を高めたり、素子のばらつ
きに対する補償機能を回路に与え、回路製作時のマージ
ンを大きくすることが重要であるが、これまでその方法
は知られていなかった。

【００１５】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、回路設計を容易に
することと、素子の電気的特性のばらつきに対する補償
機能を回路に与えて、回路製作マージンを大きくするこ
とと、この補償機能が、要求される素子の面積加工精度
を緩和し、微細化に適した設計として、微細化による低
消費電力化を可能にすることを、目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め本発明においては特許請求の範囲に記載するように構
成している。すなわち本発明においては、二つの負性微
分抵抗素子にピーク電流変調用トランジスタを並列に接
続し、それぞれに相補型信号を入力する構成として、ド
ライバ側およびロード側のピーク電流値を変調可能とし
たものである。上記のように構成したことにより、負性
微分抵抗素子とピーク電流変調用トランジスタとの並列
回路を流れる電流値は、ピーク電流変調用トランジスタ
のオンオフに応じて大幅に変わるので、従来のように、
負性微分抵抗素子の面積を精密に設計加工することによ
って所望の電流条件を実現するという必要がなくなる。
そのため回路製作マージンを大きくすることが出来、か
つ要求される素子の面積加工精度を緩和することが出来
る。また、面積加工精度が緩和される結果、負性微分抵
抗素子を微細化することが出来るので、微細化による低
消費電力化、回路動作の高速化が可能になる。

【００１７】各請求項の内容は次のとおりである。ま
ず、請求項１に記載の発明は基本的な回路構成法に関す
るもので、この構成は例えば、図１および図５に示す実
施の形態における論理ゲートに相当する。

【００１８】また、請求項２および請求項３に記載の発
明は、請求項１における回路に必要な入力信号の反転信
号を回路内で生成する回路構成法に関するもので、この
構成は例えば、図３および図７に示す実施の形態におけ
る論理ゲートに相当する。

【００１９】また、請求項４および請求項５は、請求項
１〜請求項３における負性微分抵抗素子の具体例を示し
たものであり、請求項４は共鳴トンネルダイオードを用
いたもの、請求項５はエサキダイオードを用いたもので
ある。

【００２０】また、請求項６は請求項１〜請求項５にお
ける電界効果トランジスタの代わりにバイポーラトラン
ジスタを用いた構成を示したものである。

【００２１】また、請求項７に記載の発明は、請求項２
と請求項３に記載の構成を用いて１／２分周器を構成し
たものである。この構成は例えば図９に示す実施の形態
に相当する。

【００２２】

【発明の実施の形態】本発明は、二つの直列接続された
負性微分抵抗素子のそれぞれに電界効果型トランジスタ
を並列接続し、両トランジスタに相補型信号を入力する
ことにより、両負性微分抵抗素子のピーク電流値の制御
を可能にしたものであり、クロック信号に同期して、入
力信号に対応した出力を得る回路である。

【００２３】（第一の実施の形態）図１は第一の実施の
形態を示す回路図であり、図２は図１における信号波形
図である。この回路は、入力信号の反転信号をクロック
に同期して出力する回路である。

【００２４】図１に示す回路は、２個の信号入力端子
（Ｓ、Ｓ~）と１個のクロック入力端子（ＣＬＫ）、１
個の出力端子（Ｑ）とを有する。ここで回路は第一の負
性微分抵抗素子１のエミッタ電極を接地し、第二の負性
微分抵抗素子２のコレクタ電極をクロック入力端子と接
続し、第一の負性微分抵抗素子１のコレクタ電極と第二
の負性微分抵抗素子２のエミッタ電極とを接続し、第一
の電界効果トランジスタ３のドレイン電極、ソース電極
をそれぞれ第一の負性微分抵抗素子１のコレクタ電極、
エミッタ電極に接続し、第二の電界効果トランジスタ４
のドレイン電極、ソース電極をそれぞれ、第二の負性微
分抵抗素子２のコレクタ電極、エミッタ電極に接続し、
第一と第二の負性微分抵抗素子の接続点の電位を出力Ｑ
とする回路である。そして、第一の電界効果トランジス
タ３のゲート電極には入力信号Ｓを、第二の電界効果ト
ランジスタ４のゲート電極には入力信号の反転信号Ｓ~
を入力する。上記の第一の負性微分抵抗素子１と第一の
電界効果トランジスタ３との並列回路をドライバ側複合
素子５、第二の負性微分抵抗素子２と第二の電界効果ト
ランジスタ４との並列回路をロード側複合素子６と名付
ける。

【００２５】なお、上記の負性微分抵抗素子１、２とし
ては、共鳴トンネルダイオードやエサキダイオードを用
いることが出来る。また、電界効果型トランジスタ３、
４の代わりにバイポーラトランジスタを用いることも出
来る。その場合には、電界効果トランジスタのゲート電
極、ソース電極、ドレイン電極をそれぞれバイポーラト
ランジスタのベース電極、エミッタ電極、コレクタ電極
に置き換えて接続すればよい。

【００２６】以下、動作を説明する。図１の回路におい
て、クロック入力端子ＣＬＫに印加される電圧が“Ｌｏ
ｗ”であれば、出力端子Ｑにおける電位は常に“Ｌｏ
ｗ”となる。また、ＣＬＫに印加される電圧が“Ｌｏ
ｗ”から“Ｈｉｇｈ”へ変化する際における、ロード側
複合素子６とドライバ側複合素子５との実効的なピーク
電流値の大小関係に対応した値が、クロック入力端子Ｃ
ＬＫに印加される電圧が“Ｈｉｇｈ”の間、出力され
る。また、ＣＬＫが“Ｈｉｇｈ”の間に入力信号が変化
しても、出力は変化しない。

【００２７】具体的な出力決定の過程を説明する。第一
の電界効果トランジスタ３のゲート電極に入力信号Ｓと
して“Ｈｉｇｈ”が印加されている場合には、第二の電
界効果トランジスタ４のゲート電極には入力信号の反転
信号Ｓ~が入力されるから“Ｌｏｗ”が印加されてい
る。そのため、第一の電界効果トランジスタ３はオン
で、第二の電界効果トランジスタ４はオフになってい
る。すると、ロード側複合素子６とドライバ側複合素子
５のうち、ピーク電流値が大きいのはドライバ側複合素
子５側となるので出力Ｑは“Ｌｏｗ”となる。逆に、第
一の電界効果トランジスタ３に入力信号Ｓとして“Ｌｏ
ｗ”が印加され、第二の電界効果トランジスタ４に反転
信号Ｓ~として“Ｈｉｇｈ”が印加されている場合は、
第一の電界効果トランジスタ３はオフで、第二の電界効
果トランジスタ４がオンになり、ピーク電流密度の大小
関係は逆になるので、出力Ｑは“Ｈｉｇｈ”となる。し
たがって、図２のタイミングダイアグラムに示すよう
に、入力信号ＳのクロックＣＬＫに同期した反転信号が
出力Ｑとして得られる。

【００２８】（第二の実施の形態）図３は、第二の実施
の形態を示す回路図であり、図４は図３における信号波
形図である。この回路も、図１と同様に入力信号の反転
信号をクロックに同期して出力する回路である。この回
路において、反転要素回路７は抵抗と電界効果トランジ
スタとの直列回路で構成され、入力信号Ｓを反転した反
転信号Ｓ~を出力する。この反転要素回路７の出力を第
二の電界効果トランジスタ４のゲート電極に入力するよ
うに接続している。その他の部分は前記図１の回路と同
様である。このように、入力信号の反転信号Ｓ~を内部
で生成することにより、信号入力端子を１個にすること
が出来る。

【００２９】入力信号Ｓに対する回路の動作は、前記図
１と同様であり、図４のタイミングダイアグラムに示す
ように、入力信号ＳのクロックＣＬＫに同期した反転信
号が出力Ｑとして得られる。

【００３０】（第三の実施の形態）図５は第三の実施の
形態を示す回路図であり、図６は図５における信号波形
図である。この回路は、入力信号をクロックに同期して
出力する回路である。この回路の基本構成は、前記図１
と同じであるが、入力信号Ｓと反転信号Ｓ~の入力個所
が反対になっている点が異なる。すなわち、図５の回路
においては、第一の電界効果トランジスタ３のゲート電
極には入力信号の反転信号Ｓ~を、第二の電界効果トラ
ンジスタ４のゲート電極には入力信号Ｓを入力する。

【００３１】以下、動作を説明する。図５の回路におい
て、クロック入力端子ＣＬＫに印加される電圧が“Ｌｏ
ｗ”であれば、出力端子Ｑにおける電位は常に“Ｌｏ
ｗ”となる。ＣＬＫに印加される電圧が“Ｌｏｗ”から
“Ｈｉｇｈ”へ変化する際における、ロード側複合素子
６とドライバ側複合素子５の実効的なピーク電流値の大
小関係に対応した値が、ＣＬＫに印加される電圧が“Ｈ
ｉｇｈ”の間、出力される。またＣＬＫが“Ｈｉｇｈ”
の間に入力信号が変化しても、出力は変化しない。

【００３２】具体的な出力決定の過程を説明する。第二
の電界効果トランジスタ４のゲート電極に入力信号Ｓと
して“Ｈｉｇｈ”が印加されている場合には、第一の電
界効果トランジスタ３のゲート電極には入力信号の反転
信号Ｓ~が入力されるから“Ｌｏｗ”が印加されてい
る。そのため、第一の電界効果トランジスタ３はオフ
で、第二の電界効果トランジスタ４はオンになってい
る。すると、ロード側複合素子６とドライバ側複合素子
５のうち、ピーク電流値が大きいのはロード側複合素子
６側となるので、出力Ｑは“Ｈｉｇｈ”となる。逆に、
第二の電界効果トランジスタ４に入力信号Ｓとして“Ｌ
ｏｗ”が印加され、第一の電界効果トランジスタ３に反
転信号Ｓ~として“Ｈｉｇｈ”が印加されている場合
は、第一の電界効果トランジスタ３はオンで、第二の電
界効果トランジスタ４はオフになり、ピーク電流密度の
大小関係は逆になるので、出力Ｑは“Ｌｏｗ”となる。
すなわち、図６のタイミングダイアグラムに示すよう
に、入力信号Ｓのクロックに同期した信号が出力Ｑとし
て得られる。

【００３３】（第四の実施の形態）図７は、第四の実施
の形態を示す回路図であり、図８は図４における信号波
形図である。この回路も、図５と同様に、入力信号のク
ロックに同期した信号を出力する回路である。この回路
において、反転要素回路７は抵抗と電界効果トランジス
タとの直列回路で構成され、入力信号Ｓを反転した反転
信号Ｓ~を出力する。この反転要素回路７の出力を第一
の電界効果トランジスタ３のゲート電極に入力するよう
に接続している。その他の部分は前記図５の回路と同様
である。このように、入力信号の反転信号Ｓ~を内部で
生成することにより、信号入力端子を１個にすることが
出来る。

【００３４】入力信号Ｓに対する回路の動作は、前記図
５と同様であり、図８のタイミングダイアグラムに示す
ように、入力信号ＳのクロックＣＬＫに同期した信号が
出力Ｑとして得られる。

【００３５】（第五の実施の形態）図９は、本発明の第
五の実施の形態を示す回路図であり、図１０は図９にお
ける信号波形図である。この回路は、前記本発明の基本
回路を組み合わせて、クロック信号の周波数の１／２の
周波数の信号を出力する１／２スタティック分周器を構
成した例である。図９に示す回路は、前記図３に示した
回路８の出力を前記図７に示した回路９の入力として接
続し、回路９の出力を回路８の入力として接続し、回路
８の出力を全体の出力Ｒとし、かつ、回路８のクロック
入力端子にはＣＬＫを、回路９のクロック入力端子には
ＣＬＫの反転信号ＣＬＫ~を入力するように構成したも
のである。

【００３６】以下、動作を説明する。図９に示す回路に
おいて、Ｘを“Ｌｏｗ”または“Ｈｉｇｈ”とし、回路
８への入力がＸであるとする。ＣＬＫが“Ｈｉｇｈ”に
なると、回路８の出力、つまり回路９の入力はＸの反転
信号Ｘ~となる。次に、ＣＬＫ~が“Ｈｉｇｈ”になる
と、回路９の出力、つまり回路８の入力はＸ~となる。
このようにクロック１周期で回路８への入力は反転して
いる。したがってクロック２周期で回路８への入力は元
の状態に戻ることになる。すなわち、回路８と回路９の
接続点に出力端子Ｑを設けたとすると、図１０のタイミ
ングダイアグラムに示すように、図９に示す回路は分周
器として動作することが判る。なお、反転要素回路７の
構成は図示のものに限定されず、例えば負荷として抵抗
の代わりにアンゲートＦＥＴやデプリーション型のＦＥ
Ｔを用いることが出来る。

【００３７】

【発明の効果】以上説明したごとく、本発明において
は、二つの負性微分抵抗素子にピーク電流変調用のトラ
ンジスタを並列接続し、それぞれのトランジスタに相補
型の信号を入力する構成としたことにより、ドライバ側
およびロード側のピーク電流値を変調可能にしたので、
従来のように、負性微分抵抗素子の面積を精密に設計加
工することによって所望の電流条件を実現するという必
要がなくなる。そのため回路製作マージンを大きくする
ことが出来、かつ要求される素子の面積加工精度を緩和
することが出来る。また、面積加工精度が緩和される結
果、負性微分抵抗素子を微細化することが出来るので、
微細化による低消費電力化、回路動作の高速化が可能に
なる、等の効果が得られる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を示す回路図。

【図２】図１の回路における信号波形図。

【図３】本発明の第二の実施の形態を示す回路図。

【図４】図３の回路における信号波形図。

【図５】本発明の第三の実施の形態を示す回路図。

【図６】図５の回路における信号波形図。

【図７】本発明の第四の実施の形態を示す回路図。

【図８】図７の回路における信号波形図。

【図９】本発明の第五の実施の形態を示す回路図。

【図１０】図９の回路における信号波形図。

【図１１】第一の従来技術例を示す回路図。

【図１２】負性微分抵抗素子の電流電圧特性図。

【図１３】二つの負性微分抵抗素子が直列接続されてい
る系の安定点を示す特性図。

【図１４】負性微分抵抗素子と電界効果型トランジスタ
からなる複合素子の電流電圧特性図。

【図１５】第二の従来技術例を示す回路図。

【図１６】図１５の回路における系の安定点を示す特性
図。

【符号の説明】

１…第一の負性微分抵抗素子 ２…第二の負性微分抵抗素子 ３…第一の電界効果型トランジスタ ４…第二の電界効果型トランジスタ ５…ドライバ側複合素子 ６…ロード側複合素子 ７…反転要素回路 ８…１入力の、クロックに同期して入力信号の反転を出
力する回路 ９…１入力の、クロックに同期して入力信号を出力する
回路 Ｓ…入力信号 Ｓ~…入力信号を反転した反転信号 ＣＬＫ…クロック信号 ＣＬＫ~…クロック信号を反転した信号 Ｖdd…電源電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】第一の負性微分抵抗素子のエミッタ電極を
   接地し、第二の負性微分抵抗素子のコレクタ電極を振動
   型電圧が印加される電源端子に接続し、前記第一の負性
   微分抵抗素子のコレクタ電極と前記第二の負性微分抵抗
   素子のエミッタ電極とを接続し、第一の電界効果トラン
   ジスタのドレイン電極、ソース電極をそれぞれ前記第一
   の負性微分抵抗素子のコレクタ電極、エミッタ電極に接
   続し、第二の電界効果トランジスタのドレイン電極、ソ
   ース電極をそれぞれ前記第二の負性微分抵抗素子のコレ
   クタ電極、エミッタ電極に接続し、前記第一、第二の電
   界効果トランジスタのゲート電極の一方に入力信号を、
   他の一方に前記入力信号の反転信号を入力し、前記第一
   と第二の負性微分抵抗素子の接続点の電位を出力とする
   ように構成したことを特徴とする半導体回路。
2. 【請求項２】前記第一の電界効果トランジスタのゲート
   電極に入力信号を入力し、前記第二の電界効果トランジ
   スタのゲート電極に、前記入力信号を反転要素回路を介
   して反転した信号を入力することを特徴とする請求項１
   に記載の半導体回路。
3. 【請求項３】前記第二の電界効果トランジスタのゲート
   電極に入力信号を入力し、前記第一の電界効果トランジ
   スタのゲート電極に、前記入力信号を反転要素回路を介
   して反転した信号を入力することを特徴とする請求項１
   に記載の半導体回路。
4. 【請求項４】前記負性微分抵抗素子として、共鳴トンネ
   ルダイオードを用いたことを特徴とする請求項１乃至請
   求項３の何れかに記載の半導体回路。
5. 【請求項５】前記負性微分抵抗素子として、エサキダイ
   オードを用いたことを特徴とする請求項１乃至請求項３
   の何れかに記載の半導体回路。
6. 【請求項６】前記電界効果トランジスタをバイポーラト
   ランジスタで置き換え、電界効果トランジスタのゲート
   電極、ソース電極、ドレイン電極をそれぞれバイポーラ
   トランジスタのベース電極、エミッタ電極、コレクタ電
   極で置き換えたことを特徴とする請求項１乃至請求項５
   の何れかに記載の半導体回路。
7. 【請求項７】請求項２に記載の半導体回路Ａの出力を請
   求項３に記載の半導体回路Ｂの入力として接続し、前記
   半導体回路Ｂの出力を前記半導体回路Ａの入力として接
   続し、前記半導体回路Ａの出力を全体の出力とし、か
   つ、前記半導体回路Ａの第二の負性微分抵抗素子のコレ
   クタ電極にクロック信号を、前記半導体回路Ｂの第二の
   負性微分抵抗素子のコレクタ電極にクロック信号の反転
   信号を、それぞれ入力するように接続し、前記クロック
   信号を１／２に分周した信号を出力するように構成した
   ことを特徴とする半導体回路。