JPS58102995A - 電子ゲ−ム装置用サウンド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子ゲーム装置用サウンド装置に関し、より詳
細にはアーケードゲーム装置等の娯楽ゲーム装置におい
て雑音や他のサウンドを合成するのに使用されるデジタ
ル発生電子信号をフィルタリングする回路に関するもの
であるＯさらに詳細には本発明は娯楽ゲーム装置におけ
るサウンド発生およびフィルタリングのマイクロプロセ
ッサ制御のための回路に関するＯ娯楽ゲーム装置はしば
しばプレーの楽しみを増すための関連サウンド発生装置
を有している。・サウンド発生装置は戦争形式のゲーム
装置において爆発音をシｔ３−レートして騒音を発生し
てゲームをプレーする緊張感を高めたシゲーム装置に対
する他の付随前を発生したシするのに使用することがで
きる。

マイクロプロセッサ制御の下でのサウンド発生はＧｅｎ
ｅｒａｌ　Ｉ　ｎｓｔｒｕｍ＠ｎｔ社製のＡＹ！＄−８
９１０゜プログラム可能サウンド発生装置（ＰＳＧ）等
の市販のチップで可能である。ＰＳＧは複数の出力チャ
ンネルを有してお）、各チャンネルで指定周波数の矩形
波を発生するのに使用することができる・ＰＳＧは１９
以上のチャンネル上に周波数変調擬似ランダムパルス幅
矩形波を含んでいる「雑音」信号を発生することもでき
る。

チャンネル出力を振幅変調し、また雑音信号を各チャン
ネルの矩形波信号と混合する能力が与えられている。Ｐ
８Ｇ出力はサウンド発生のためのスピーカー装置を駆動
する増幅器に対する入力として使用することができる。

オーディオ装置に対する直接の入力としてＡ７−１９１
０によって発生される信号のようなフィルタリングされ
ない矩形波または雑音信号を使用する際にはいくつかの
困難が伴なう・困難の１部は矩形波のシーケンスが高周
波数成分を有しており該成分が結果のサウンドを耳ざわ
りで不快なものにすることにある０第２にフィルタリン
グされない矩形波を入力として使用する際の高周波数成
分のため低周波数成分が優勢である爆発音をシミュレー
トするのが困難または不可能である。さらに多くの自然
発生ピッチ音は各々所望の基本周波数の別々の高調波に
同調され九正弦波（ｔたは近正弦波）のいくつかのチャ
ンネルを合成する付加的な合成技術によって最も良く模
倣することができる。

前記の困難の大部分は単にプログラム可能電気フィルタ
を使用することによって克服することができる０例えば
矩形波の基本周波数のすぐ上にその速断を設定した低域
フィルタは該周波数の純正弦波信号を通過させる。対応
するフィルタを使用して基本および選択数の高調波を通
過させてもよい。しかしながらＡＹ　５−８９１０の場
合のように限定された数のチャンネルの出力のみがある
場合固定遮断周波数のフィルタ、または帯域フィルタの
場合は固定帯域通過幅のフィルタは非常に限定された数
の可能出力を発生するだけである。

プログラム可能デジタルフィルタは既知であるが、これ
らは必要な計算の数のために比較的高価で複雑である。

他方アナログフィルタは主に高い精度が必要ではないと
いう理由で比較的簡単で安価である。従って従来のアナ
ログ原理で動作するが、高速デジタル制御を受け、また
安価な構成部品を使用しているフィルタを構成すること
が望ましい。

発明の要約 本発明の実施例はスイッチの反復開閉を利用　　　　　
□して各フィルタの遮断周波数を決定する低域フィルタ
を備えているサウンド回路を備えている・フィルタは抵
抗が高速でオンおよびオフに切替えられる場合、抵抗お
よびスイッチの実効コンダクタンスはスイッチが接続さ
れているわずかな時間すなわち抵抗のオン時間またはデ
ユーティサイクル時間に正比例するという原理を利用し
ている。デユーティサイクルを変えてフィルタの特性を
変化させてもよい。フィルタの目的で可変デユーティサ
イクル抵抗切替を使用することＦｉ、Ｄｏｎ　Ｌａｎｅ
ａｓｔｅｒによるＡｃｔｉｖｅ−ＦｉｌｔｅｒＣｏｏｋ
ｂｏｏｋ　（Ｓａｍｓ　＆　Ｃｏ、　１９７５　）の第
２０５頁に記載されている。

好適な実施例はサウンド回路に対して基本クロック速度
を与えるクロッキング装置を備えている。基本クロック
速度のわずか力何分の１かである２次りロック速度も与
えられる。両速度は人の耳に聴こえる最高音響周波数よ
り実質的に高くなっており、従って本発明に含まれるデ
ジタル回路は固有の可聴雑音を発生しない。２次速度パ
ルス間の時間周期は、システムサイスル時間を定める。

基本クロックパルス間の時間周期は対応してシステムサ
ブサイクル時間を定める。

好適な実施例の特定の構成は多数の平行サウンドチャン
ネル上にマイクロコンピュータ制御の下でサウンドを発
生するＡＹ　３−８９１０ＰＳＧを備えている。各チャ
ンネルは特定の反復速度または基本周波数を有する矩形
波を搬送することができる。各矩形波の反復速度は基本
サイクル時間と比較して長い時間周期に渡って変化させ
てもよい。各チャンネルは矩形波に加えて、または矩形
波の代わりに雑音信号を搬送してもよい０各チヤンネル
中の信号は振幅変調することができる。矩形波基本周波
数は１人の耳に聴こえる範囲内にあり、すなわち２０　
ＫＨ，より実質的に低くなっている。

好適な実施例の特定の構成においては、各チャンネルは
プログラム可能低域フィルタに出力を与える０フイルタ
出力は混合され増幅器に与えられて％腋増幅器はスピー
カを駆動する。従って本発明の目的は、娯楽ゲーム装置
とともに使用するマイクロコンピュータ制ｄ装置を提供
することである。

本発明の別の目的は娯楽ゲーム装置のサウンド装置とと
もに使用するプログラム可能フィルタを提供することで
ある。

本発明の目的はマイクロプロセッサによって制御可能か
電気的特性を有する前記フィルタを提供することである
。

本発明のさらに別の目的はアーケードタイプの娯楽ゲー
ム装置において使用するのに適当な安価なプログラム可
能フィルタを提供することである。

詳細な説明 本発明の好適な実施例を添付図面を参照して以下説明す
る。

第１図の概略図に示すように本発明に従って構成された
６チヤンネルを有するサウンド回路は関連した記憶装置
およびラッチを有するマイクロプロセッサ６、プログラ
ム可能サウンド発生装置８、フィルタ制御装置１０，１
対の加算装置１４に出力する複数の低域フィルタ１２お
よび加算装置の出力を増幅して１対のスピーカ１Ｂを駆
動する増幅器１６を備えることができる・フィルタデー
タバス１９はサウンド発生装置８からフィルタ制御装置
１０に２４チヤンネルのプリセットデータを搬送する。

デジタルクロック装置１００は回路に対する基本クロッ
ク速度を与える。複数のフィルタ１２には各チャンネル
につき１つで６チヤンネルがある。

第２図において、複数の低域フィルタの各低域フィルタ
１２−１〜１２−６は入力電圧が印加される各入力端子
２０−１〜２０−６に取付けられた１方の端子を有丸る
抵抗Ｒ１〜Ｒ６を備えることがで無る０抵抗の他方の端
子２２−１〜２２−６は各スイッチ８１〜Ｓ６に接続し
ており、該スイッチは１メガヘルツに接近する周波数で
オンおよびオフにすることができる。スイッチＳ＋−８
・は抵抗Ｒ１−Ｒｓの各端子２２−１〜２２−６を各コ
ンデンサＣ５−Ｃ・の各端子２４−１〜２４−６に接続
し、該コンデンサの他方の各端子２６−１〜２６−６は
接地されている０時間依存電圧が端子２０に印加される
場合実質的に電圧の低周波数成分のみが各端子２４に現
われることは周知である。遮断周波数は次の式で与えら
れる。すなわち ｆｏ　＝　１／Ｒ＠ｆｆ　Ｃ＝　’ｉ／ＲＣ（４）但し
、　Ｒｅｆｆ　は抵抗−スイッチの組合せの実効抵抗、
ｙはオン時間すなわちスイッチが導通するわずかな時間
、およびｆｏはフィルタの遮断周波数である。別の方法
としてはフィルタは１段ではなく２段を備えてもよく、
前記のＬａｎｃ−ａｓｔｅｒ著の第３章で示した演算増
幅器の非反転端子に出力を与えてもよい。

第３図は各スイッチ（Ｓｓ〜Ｓ＠）の導通時間を制御す
るタイミング装置の回路の特定の構成を示す。スイッチ
Ｓの制御ピン３０はダウン／アップモード制御ピン５０
−５および最大／最小ピン５０−１２　　を有する各同
期アップ／ダウンカウンタ５０に接続されている。カウ
ンタ負荷ピン５０−１１　　は負荷線５１に接続されて
いる。Ｄｏ〜Ｄ１データビンすなわち５０−１５．５０
−１．’５０−１０および５０−９は各々データバスか
らデータピンに０と１５の間の２進数を搬送するフィル
タデータバス１９からの４つのデータ線５２に接続する
ことができる。カウンタクロックピン５０−１４　　は
第４図に関連して後述するように、非周期クロック線５
４に接続することができる。最大／最小ピン５０−１２
　　はカウンタ作動ピン５０−４にもフィードバックす
る〇 一時的に低い論理パルスのシーケンスは２次りロック速
度で負荷線５１上で送られる。シーケンス中のパルスの
各隣接対間の時間はほぼ一定であり、よって、サイクル
制御回路の動作に対してタイミングサイクルを設定する
０低パルスが負荷線上で送られる毎にカウンタ５０はデ
ータバス５２からの線上に含まれている数を負荷する０
説明上負荷される数は２進２であって。

すなわち、ピンｌに対する線は高く、他のデータ線は低
くなっていると仮定してもよい。Ｔｅ−ｘａｓ　Ｉｎｓ
ｔｒｕｍｅｎｔｓ社の５Ｎ７４１９１等のカウンタに精
通している人には、第３図のようにダウン／アップピン
５０−５が高く引上げられた場合クロッキングされる際
カウンタはカウントダウンすることがわかるだろう。

１つのサイクルの時間中通常時間的に等しく離隔されて
いないパルスのシーケンスは非周期クロック線５４から
カウンタクロックビン５〇−１４に送られる。シーケン
ス中の１対の連続パルス間の時間は非周期サブサイクル
を定める。

各２次サイクル内の非周期サブサイクルの和は２次サイ
クルの時間に＃１１は等しい。極端な場合ただ１つの非
周期サブサイクルもあり得る。

各パルスが低から高に遷移する際カウンタは１デジツト
カウントダウンする。カウンタは元は２にセットされて
いたので、クロックビン５０−１４上の第２パルスはカ
ウンタを零にセットしその時最大／最小ビン５０−１２
　　からの線上に高信号を送る。高信号は作動ビン５０
−４に送られ、よってカウンタを不動作にし、ビン５０
−１２　　上の高信号をロックする・高信号はスイッチ
制御ビン５０にも送られてスイッチＳを閉にする。

低パルスのシーケンス中の次の低パルスが負荷線によっ
て負荷ビン５０−１１　　に与えられた際。

データバス５２からの線の内容は再びカウンタ５０に負
荷され、シーケンスが新規に開始する。

データ線上で搬送されるデータが零であった場合、スイ
ッチは負荷線上の低パルス間のサイクルの時間全体を通
して閉になっており、よって抵抗−スイッチの組合せに
対して１００チデユーテイサイクルを与えるころがわか
るだろう。

従って、データバスからの４１ｍは１６の異なるデユー
ティサイクル間の選択を与え、そのうち最長は必然的に
１００−になる。非周期クロック線５４の信号が等しく
離隔されていない場合。

抵抗−スイッチの組合せのデユーティサイクル時間は非
周期サブサイクルの長さおよび初期データの値（該値が
零と異なる場合）に基く１、第４図はクロック１００と
共動して前述の低域フィルタのような６つの低域フィル
タを制御するフィルタ制御装置１０を示チ〇 特定の構成に対する基本クロック速度はＣＬＫ線１０４
上でＲＯＭアドレスカウンタ１０２をクロッキングする
８ＭＨｚクロック装Ｗ、１００によって与えられる。カ
ウンタ１０２は零から１５９までカウントし５次いで反
転して零にリセットするように曳ツトされている。反転
信号は、１０６番目のクロックパルスが（ＣＬ　Ｋ　１
６ｏ　）　線１０６上で高くなっている時間中低パルス
として負荷線５１に送られるＯ ＲＯＭアドレスカウンタ１０２の８ビツト出力の最上位
５ビツトは線１０８上で５２×８ノくターンＲＯＭ１１
０のアドレスビンに送られるＯ従ってパターンＲＯＭで
アドレスされる場所は８ＭＨｚクロックの６番目のノく
バス毎で変化するのみである。ＲＯＭアドレスカウンタ
１０２は第１６０カウント毎に反転するので、ノ；ター
ンＲＯＭ１１０中の最初の２０アドレスのみがアドレス
されることになるＯ ＲｏＭｌｌｏからの８ビツトのデータ出力はレジスタバ
ス１１２上でＴｅｘａｓ　Ｉ　ｎｓｔｒｕｍｅｎｔｓ　
　件の８Ｎ７４１６６　装置等の８ピツトシフトレジス
タ１１４の入力ビンに搬送される。シフトレジスタ１１
４は８ＭＨｚクロック１００からのクロックツ（バスに
よってクロッキングされる。

ＲＯＭアドレスカウンタ１０２からの３つの最下位デジ
ットはタイミングパス１１６上で負荷検出回路１１８に
搬送され、該検出回路は５つの最下位デジットが零のと
＠　ＬＯＤＥＴ”ｌｌ　１２０に低信号を出力するＯす
なわち、ＬＯＤＥＴ線はＲＯＭアドレスカウンタ１０２
の第８カウント毎に低くなる。

ＬＯＤＥＴ線が低いときシフトレジスタ１１４はパター
ンＲＯＭ１１０からのレジスタノくス１１２上の８ビツ
トを負荷してシフトレジスタ１１４の出力ビンからの出
力線１２２に８ビットＲＯＭワードの右端データビット
を置く０シフトレジスタ１１４からの出力はＣＬＫ線１
０４上の信号の補完であるＣＬＫ線１２６上の信号によ
ってアントゲ−）　１２４を介してゲートされる０次の
７つのクロックはＣＬＫ線上で上昇してノくターンＲＯ
Ｍ１１０からのレジスタバス１１２上の８ビットワード
をシフトレジスタ１１４の出力ピンからの出力線１２２
上に右から左ヘシフトする。ＣＬＫ線１２６上の正パル
スはアンドゲート１２４を介して８ビツトの各々を順次
ゲートする０アンドゲート１２４の出力は非周期クロッ
ク線５４上の信号を構成する。

以上の説明から最下位２０アドレスを含んでいるＲＯＭ
　１１０の部分はシフトレジスタ１１４とともに１６０
ＸＩＲＯＭとして動作し、そのアドレスは８　ＭＨｚク
ロック装置１００からのパルスに応答してサイクル的か
つ遂次的に読出されることがわかるだろう。パターンＲ
ＯＭ１１０内の論理［１’ｓＪビツトの間隔は非周期ク
ロック線５４上の連続パルス間の時間間隔を決定するこ
とは明らかである。ＲＯＭアドレスカウンタ１０２から
の零から１５９１でのカウントの各シーケンスはデユー
ティサイクル抵抗の制御のため１つのサイクルを構成す
る。従って最終的に負荷線上にパルスを発生させるシー
ケンスは２次りロック速度を決定する０非周期クロック
線上のパルスの隣接対間の時間の間隔は１つのサブサイ
クルの時間を決定する０１つのサイクル中のサブサイク
ルの全体が該サイクルを構成する・音響用途においては
等しい周波数比で分離した低周波数フィルタの線断周波
数を有することが望ましい。等しい周波数比に対応する
遮断を有スるフィルタは、１つのサイクル内のサブサイ
クルの時間をほぼ指数関数的に低減させることによって
達成することができる。使用できる１つのパターンはビ
ット４へ７ｔ　９４．１１ｔ　１２４゜１５翫１５９．
１４４．１４７．１５Ｑ１１５２．１５＆　１５４゜１
５５および１５６以外はＲＯＭ１ｉｏで全て零を有して
いる。ピッ）１５７，１５８および１５９は伝搬遅延を
考慮に入れまた誤ったトリガリングを防止するため零に
なっているＯこの例は広い可聴範囲に渡ってほぼ１／３
オクタ一ブ間隔で離隔された周波数遮断を与えるととも
に４ビツトのデユーティサイクル制御情報および各付加
チャンネルに対する４ビツトカウンタのみを必要とする
０従って、チャンネル尚たシのコストおよびマイクロプ
ロセッサに対する負担の増加は最小になるつ 第４図に示したような１組の６つのカウンタ５０と共動
した非周期クロックの動作を例を挙げて示すことができ
る。６カウンタは最初に各々データＱ、２．４４８およ
び１２をロードされると仮定する。

サイクルが開始する際、負荷線５１は一時的に低くなっ
ている。第１カウンタは０をロードしサイクル全体を通
して不動作にされ、よって前述のように１００−デユー
ティサイクルを与える。残りのカウンタｙはデータ２．
４．４８および１２をロードする０第２カウンタはサイ
クルの始めで負荷線が高くなった後、非周期クロック線
の第２の上昇の際、０にカウントする０この上昇は８Ｍ
Ｈｚクロックの７１番目のパルス中に生じる。その時第
２カウンタはスイッチ閉成信号を出力する＠サイクルの
終了前に８ＭＨｚクロックの８９パルスがあるので、第
２カウンタによって与えられるデユーティサイクルは８
９／１６０になり、これは５５．６ｑＡである。残りの
４カウンタによって与えられるデユーティサイクルは、
対応して各々３α６ｔｌｌｔ、　１４９％、　１０チお
よび４．４％になる。

ここに述べた構成は、定速度でアドレスされ不等に離隔
された「Ｌ’ｓ　Ｊビットを有しており非周期クロック
信号を発生するＲＯＭの使用に基いているが、他の可能
性も本発明の範囲内に含まれている。例えば、論理ゲー
）ｔ−介してそれらの出力を与えるカウンタのカスケー
ドを使用して本発明のＲＯＭ制御シーケンサの補助によ
って、あるいは補助なしで非周期信号を発生することも
可能である。別の方法としては、ＲＯＭの代わりにＲＡ
Ｍを使用し、「ｌ」ビット場所をゲームのプレー中、ゲ
ーム装置マイクロプロセッサによって決定し変化させる
こともできる。さらに別の例としては、基本タイミング
が８　ＭＨｚクロックから来ることもＲＯＭアドレスカ
ウンタが１６０除算カクンタとして動作することも本発
明に対して必要なことではない〇他のタイプの記憶装置
を記憶装置制御シーケンサとともに、または、該シーケ
ンサなして使用してもよい。非周期クロックＬ指数関数
的間隔以：ＩＡｌに有する信号を出力してもよい。こむ
に述べた特定の回路構成要素の使用も本発明の必要な％
徴ではない。従って、当業者には種々の見地からの本発
明の変更例が明らかになることがわかり、該変更例には
研究して初めて明らかになるものもあり、定型的な設計
の問題であるものもある。従って、本発明の範囲はここ
に述べた特定の実施例および特定の構成によって制限さ
れるべきではなく、特許請求の範囲およびそれと同等の
ものによってのみ定められるべきである。

【図面の簡単な説明】

第１図は本発明による娯楽ゲーム装置用プログラム可能
サウンド回路の主要構成要素のブロック図、第２図は第
１図のサウンド回路用の低域通過デユーティサイクル制
御抵抗フィルタを示す簡略した回路の図、第３図はデュ
ーテイサ図の低域通過デユーティサイクル制御抵抗フィ
ルタの１つを示す回路図、第４図は所定のパターンに従
ってデユーティサイクルを変化させるパターン装置とと
もに６つの第３図のような低域通過デユーティサイクル
制御抵抗フィルタを備えている６チヤンネル回路を備え
ているフィルタ制御装置を示す回路図である。 図中、６・・・マイク′ロプロセツサ、８・・・プログ
ラム可能サウンド発生装置、１０・・・フィルタ制御装
置、１２・・・低域フィルタ、１４・・・加算装置。 １６・・・増幅器、１９・・・フィルタデータバス、１
００・・・クロック装置０ 特許出願人代理人　　飯　１）伸　行

Claims (1)

1. 【特許請求の範囲】 ｔ　電子ゲーム装置用サウンド装置において、時間周期
   がシステムサブサイクル時間を定めるようにして基本ク
   ロック速度を与えるクロッキング手段と、複数のチャン
   ネルの各々上に可聴範囲の基本周波数を有する電気デジ
   タル信号を発生するサウンド発生手段と、複数のプログ
   ラム可能フィルタ手段と；上記各フィルタ手段は各チャ
   ンネルに結合されて上記ゲーム装置のプレーに従って上
   記マイクロプロセッサによって制御されるフィルタ特性
   で上記チャンネル上の各信号を独立してフィルタリング
   して各々のフィルタリングされた出力信号を発生し、上
   記フィルタリングされた出力信号を混合および増幅して
   電気アナログ信号を発生する加算手段と。 上記電気アナログ信号を可聴音に変換するスピーカ手段
   とを備えていることを特徴とする上記装置。 ２、特許請求の範囲第１項に記載のサウンド装置におい
   て、時間周期が上記システムサブサイクル時間の整数に
   ほぼ等しいシステムサイクル時間を定めるようにして２
   次りロック速度を与える２次クロッキング手段と、上記
   各システムサイクル時間を少なくとも２つの非周期サブ
   サイクルのシーケンスに分割するクロック信号を発生す
   る非周期り襲ツキング手段とを備えており、上記シーケ
   ンス中の各非周期サブサイクルの時間幅は時間幅の予め
   選択され九シーケンスにほぼ一致しており、上記各プロ
   グラム可能フィルタ手段は、制御可能なオン晴間を有す
   る少なくとも１つのデユーティサイクル制御抵抗と；上
   記デユーティサイクル制御抵抗は上記オン時間に比例す
   る奥効コンダクタンスを有しており、各２次タイ５ング
   サイクルの時間幅申告デユーティサイクル制御抵抗のオ
   ン時間を制御して上記オン時間が上記非周期サブサイク
   ルのシーケンスの各非周期ナプサイクルの和に実質的に
   等しい時間幅に実質的に比例するようＫするフィルタ制
   御手段とを備えておシ、上記和は少なくとも１つの前記
   サブサイクルを含んでいることを特徴とする上記・装置
   。 五　特許請求の範囲第１項または第２項に記載のサウン
   ド装置において、上記プログラム可能フィルタ手段は少
   なくとも１つの低域フィルタを備えていることを特徴と
   する上記装置。 ４、　特許請求の範囲第２項に記載のサウンド装置にお
   いて、上記非周期クロッキング手段は上記基本クロック
   速度によってり四ツキングされるカスケードの少なくと
   も１つのカウンタを有しているデジタルカウンタの上記
   カスケードを備えていることを特徴とする上記装置０５
   　特許請求の範囲第２項に記載のサウンド装置Ｍにおい
   て、上記非周期クロッキング手段は上記基本クロック速
   度の整数約数でクロッキングされるＲＯＭを備えており
   、上記ＲＯＭは時間幅の上記の予め選択されたシルケン
   ス中の上記サブサイクルの時間幅に比例する離隔距離で
   ＲＯＭ記憶中で離隔された論理「Ｉ’ｓ　Ｊビットを有
   していることを特徴とする上記装置。 ６、特許請求の範囲第５項に記載のサウンド装置におい
   て、上記整数倍数はｌよシ大きく上記ＲＯＭの出力は上
   記基本クロック速度でクロッキングされる並／直列シフ
   トレジスタに対する入力を構成することを特徴とする上
   記装置・２、特許請求の範囲第２項に記載のサウンド装
   置において、上記非周期クロッキング手段は上記基本ク
   ロック速度の整数約数でクロッキングされるＲＡＭを備
   えており、上記ＲＡＭｌｉ時間幅の上記の予め選択され
   たシーケンス中の上記サブサイクルの時間幅に比例する
   離隔距離で上記マイクロプロセッサによってＲＡＭ記憶
   中で離隔された論１１（−１’ｍＪビット有しているこ
   とを特徴とする上記装置＠ ａ、特許請求の範囲第２項、第４項、第５項。 第６項および第７項のいずれかに記載のサウンド装置に
   おいて、上記各デユーティサイクル制御抵抗は切替手段
   を備えておシ、上記各フィルタ制御手段は上記デユーテ
   ィサイクル制御抵抗の上記切替手段に接続され九カウン
   タを備えており、上記カウンタは上記非周期クロッキン
   グ手段の制御の下でプリセット数から終了数までカウン
   トし上記プリセット数に達した際上記クロッキング手段
   を作動し上記のはは等しいタイＺングサイクルの各々の
   始めで上記プリセット数を再ロードして上記プリセット
   数が上記終了数と異なるとき上記プリセット数を再ロー
   ドするプロセスにおいて上記切替手段を不動作にするこ
   とを特徴とする上記装置。