JPS6284622A - 可変周波数パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明は、一定周波数の基準りｐツクパルスから任意
所望の指定された周波数をもつパルス列を作成して出力
する周波数可変のパルス発生装置に関する。

〔従来技術とその問題点〕

かかるパルス発生装置は、例えば交流電動機に給電する
ＰＷＭインバータ装［（Ｄ制御回路において、該電動機
の速度制御用として用いられるなど。

その用途は広い。かかる周波数可変のパルス発生装置の
既提案列として特願昭５８−０６４４５７号において提
案されている如き［周波数可変のパルス発生器」がある
。

ここに提案されているパルス発生器は、第１図に示すよ
うに、カウンタ４，５、励理槓回路６から成るもので周
波数ｆｃＯ，ｉ準り田ツクパルスの数の成る指定された
整数値Ｎ２ごとに基準クロックパルスを１債間引くこと
により第２のクロツクハｋ　Ｘ　ｆ　１を作成し、この
第２のり田ツクパルスｆ１を別に指定した成る整数ｆａ
ｆ’ｈだけカウントするごとに出力されるパルスから成
るパルス列ｆｏによって、平均的に （但し、Ｎ２＞（Ｎ１＋１））　　　　　・・・・・・
（ＩＡ）なる周波数ｆｏをもったパルスを所望周波数の
パルスとして得るものである。

なお、第１Ａ図に第１凶の回路における各部４８号のタ
イ之ングチャートを示す。

ここで整数Ｎ１とＮ２は１４ｒ望の周波数ｆｏと基準り
四ツクパルス周波数ｆｃから次のようにして決定される
。すなわち とおき、 Ｎ１−Ｑ　　　　　　　　　　　　　　　　・・・・・
・（３）とおくことによりｓ　”ｚ　’ａ−次の如く求
める。

（２）式より ｆｏＱ＝　ｆｃ　　Ｒ・・・・・・（６）であるから、
これヲ（５）式に代入してしたがって、上記（１）式の
整数Ｎｌは上記（２）式の演算結果を用いて（３）式で
与えられ、またＮＺとしては上記（７）式で与えられる
値に最も近い整数が与えられる。

かかる既提案の周波数可変のパルス発生器により可変周
波数のパルスを得る場合、次のような不具合点を生じる
。

すなわち整数Ｎ１．Ｎ２に対して一つの周波数ｆ０１が のように決められるが、次に選べる周波数ｒｏ２は（８
）式のＮ２を（Ｎ２＋１）と置き直してで与えられる。

したがって、出力周波数ｆ０１付近では次式で示す精度
りでしか周波数、全設定できない。

２Ｎ２−１ ｆｌ＋Ｊ工は、基準クロックパルスの周波数をｆｃ−１
，２５Ｍｔｌｚとし、出力周波数としてｆ□　＝　６０
　ＫＨｚ付近をとる場合を考えると、Ｘは上記（２）式
より、となるため上記（３）式よりＮ、　−２０となる
。この場合Ｎ２として選べる最小値は上記（ＩＡ）式よ
りＮ２−２２となる。それ故、この値を（１０−２）式
に代入すると ＝０．０Ｏ１０４ となる。このことはかかるパルス発生器の周波数設定精
度が前述のような条件のもとでは、最悪の場合、平均的
Ｋ　Ｏ，１％程度であることを意味する０ しかしながら、例えば繊維工業等に用いられるインバー
タでは０．０５チ以下の周波数精度が必要な場合があり
、このような場合にはかかるパルス発生器を用いること
ができない。

〔発明の目的〕

本発明は上述のような従来の技術的事情を克服するため
になされたものであり、従って本発明は周波数精度のよ
り高い可変周波数パルス発生装置を提供することを目的
とする。

〔発明の要点〕

本発明の要点は、基準パルスをそれぞれカウントする第
１および第２の２個のプリセッタブルカウンタを用意し
、基準周波数ｆｃを設定周波数ｆｃで除算して得られる
除算結果を整数部分Ｎと小数部分ｎに分け、整数部分Ｎ
の値に関連した整数値（例えばＮに等しい整数値）ｆｓ
第１０カウンタにフリセット値として設定し、第２のカ
ウンタに拡それと異なる整数値（例えばＮ＋１に等しい
整数値）をプリセット値として設定し、また前記小数部
分ｎｏ値によって、前記２個のカウンタの交互動作の相
対的頻度を指定してやり、該２個のカウンタがそれぞれ
指定された頻度で交互動作し、入力された基準パルスを
それぞれプリセット値までカウントする毎に出力するパ
ルスの論理和をとり、該論理和出力をもって前記設定周
波数ｆｓに等しい（正確には近似した）所望の周波数の
パルス出力とするようにした点にある。

〔発明の実施例〕

次に本発明の実施例を説明するわけであるが、その前に
本発明の動作原理を明らかにしておく。

第２図は本発明の動作原理を示すブロック図である。同
図において、１は演算器、１１は（Ｎ＋１）進カウンタ
（但しＮは整数）、１２はＮ進カウンタ、１３は基準周
波数ｆｃの基準パルスの発生器、１４は交互動作頻度指
定手段、１５はオアゲート、１６は切換スイッチ、であ
る。

第３図は、第２図における各部信号のタイミングチャー
トである。

第２図、第３図を診照して回路動作を説明する。

本動作の目的は、基準パルス発生器１３から出力される
基準周波数ｆ０のパルス列を分周することにより、設定
周波数ｆｓに等しい（正確には出来るだけ近似した）任
意所望の周波数をもったノくルス列をオアゲート１５の
出力として得ることにある。

演算器１では、前記基準周波数ｆｃと設定周波数ｆｓを
入力されると％ｆＣ／ｆｓなる除算を行なう。この除算
の結果が整数のみから成るものであれば問題はないが、
設定周波数ｆｓは任意所望の周波数であるから、除算結
果は一般に整Ｗ１．Ｎと小数ｎから成り、次式の如く表
わされる。

ここで演算器１は、整数Ｎの値を出力して、カウンタ１
２がＮ進カウンタになるように該カウンタ１２をプリセ
ットし、またカウンタ１１は（Ｎ＋１）進カウンタにな
るように該カウンタ１１をプリセットする。例えばＮ−
２であったとすると、Ｎ進カウンタ１２は、第２図←）
に示す如き、基準周波数（ａり返し周波数）ｆＣのパル
ス列を入力されたとき、そのパルスの２発に１発の割合
で、第２図（ロ）に示す如きパルス列を出力する。

他方、（Ｎ＋１）進カウンタ１１は、３進カウンタであ
るから、同様に基準周波数ｆｃのパルス列を入力される
と、当然のことながらその３発に１発の割合で、第２図
（ハ）に示す如きパルス列を出力する。

また、演算器１から出力される小数ｎは、交互動作頻度
指定手段１４に加えられ、小数ｎＯ値に応じて切換スイ
ッチ１６の切換頻度を指定する０なお、カウンタ１１と
１２は、スイッチ１６を介して基準パルス発生器１３と
接続されている期間だけ動作し、接続されていない期間
では、不動作状態にあるものとしている。

一般に小数ｎの値が大きいときには、スイッチ１６が破
線位置に切り換わって（Ｎ＋１）進カウンタ１１の動作
している期間の方がＮ進カウンタ１３の動作している期
間より長くなり、小＠ｎの値が小さいときには、スイッ
チ１６が実線位置にあってＮｆｉカウンタ１２が動作し
ている期間の方が、（Ｎ＋１）進カウンタ１１の動作し
ている期間より長くなる。この交互動作頻度の指定は、
所与の小数ｎの値に対して、所望の設定周波数ｆｃに等
しい周波数をもったパルス列がオアゲート１５の出力と
して得られるように予め定めた値に従つてなされるもの
である。

仮にＪｌ−０の場合を考えると、このとき指定手段１４
は、スイッチ１６を実線位置に接続したままで、一度も
破線位置へ切り換えないようにしておけば、Ｎ進カウン
タ１２のみが動作し、その出して所望の設定周波数１５
をもったパルス列が出力されることが判る。

ｎ＝ｓ＋７５　（小数点を付して示すと０．７５）であ
ったとすると、Ｎ進カウンタ１２の最初の２回にわたる
動作周期の間（なお、ｌ′ｋｈ作周期とは、基準パルス
をプリセット値に等しい数だけカウントして１発出力金
出すまでの期間全天う）、スイッチ１６は実線位置にあ
り、続いてスイッチ１６は破線位置に切り換わって１回
の動作周期の間だけ（Ｎ＋１　）進カウンタ１１を動作
させ、続いてスイッチ１６が実線位置に切り換わって３
回の動作周期だけＮ進カウンタ１２を動作させ、更にそ
の後、スイッチ１６が破線位置に切り換わって（Ｎ＋１
）進カウンタ１１を１動作周期だけ動作させ、更にスイ
ッチ１６が実線位置に切り換わってＮ進カウンタ１２を
１動作周期だけ動作するように、指定手段１４が機能す
るものとすると、このときのオアゲート１５の出力パル
ス列は、第２図に）に示される如くなる。

この第２図に）に示されたパルス列は、細かく見ると当
然側々のパルス周期は不揃いとなるが、もったパルス列
が得られる（つまり、そのようなパルス列が得られるよ
うに、交互動作頻度指定手段１４における指定頻度を定
めておくというわけである）。

以上で、本発明の動作原理の説明を終わり、次に本発明
の一実施例を具体的に説明する。

第４図は本発明の一実施例を示すブロック図である。同
図において、２は本発明による可変周波数パルス発生装
置、２１は演算器、２２ａと２２ｂはそれぞれプリセッ
タブルカウンタ、２３は論理和（オア）回路、２４はカ
ウンタ（アドレスカウンタ）、２５はメモリ（Ｉ（ＯＭ
）、２６は論理反転回路（インバータ）、２７は基準パ
ルス発生器（基準周波数ｆｃ）、２８は小数対ビツトパ
ターン指定情報の変換器、である。

さて、演算器２１では、周波数設定値ｆｓと予め与えら
れる基準周波数ｆｃとから次の演算を行う（なお、この
ような演算はマイクロコンピュータ等を用いれば容易に
実現できる）。

−Ｎ、ｎ　　　　　　　　　　　　　　　・・・・・・
αまただし、Ｎ、ｎはそれぞれＸの整数部の値および小
数部の値をそれぞれ表わすものとする。この演算器２１
の演算結果に基づき、分周比を可変的に指定可能とする
２個のプリセッタブルカウンタ２２ａおよび２２ｂの分
周比をそれぞれ（Ｎ＋１）およびＮに指定する。

プリセッタブルカウンタ２２ａもしくは２２ｂは、クリ
ア端子（ＣＬ）ｆ：有し、それぞれこれにクリア信号（
例えば１″）が与えられている時にはクリアされていて
そのカウント値を常に０とし、クリア信号が与えられて
いない時には、クロック端子（ＣＫ）に与えられる基準
パルス発生器２７からの周波数ｆｃの基準パルス（クロ
ックパルス）をカウントし、カウント値が指定された分
局比Ｎ＋１もしくはＮに達した時にはクロックパルス−
周期に相当する期間だけ出力パルスを出力すると共に、
カウント値を零クリアするようなカウンタである。

プリセッタブルカウンタ２２ａと２２ｂの各クリア端子
（ＣＬ）に与えられるクリア信号は論理反転回路２６に
より互いに論理が反転した信号ＱとＱである。つまり、
カウンタ２２ａと２２ｂは、その何れか一方が動作状態
にあれば、他方は必ず不動作状態にあるという関係にあ
る。

クリア信号Ｑは、予めＲＯＭ等で構成されるメモリ２５
におさめられておりこのメモリ２５の所定の番地の所定
のビット位置をカウンタ２４からの番地選択信号Ａおよ
びピット選択信号ｎにより選択することにより、与える
ことが出来る。

以下、このことを順次、具体的に説明する。

第５図は、小数対ビツトパターン指定情報変換器２８の
変換特性を示すグラフである。横軸に入力である小数ｎ
Ｏ値を、縦軸に出力であるビットパターン指定情報Ｖの
値をそれぞれとっている。

の範囲にあるときはＶは１、以下同様にしてｎが−から
坦未満の範囲にあるときはＶは７となる如く、変換器２
８における入出力間の変換特性は定められている。

上記変換特性を数式的に表現すると次式の如くなる。

Ｖ　＝＝　Ｉ　ＮＴ　（８Ｘｎ＋０．５　）　　　　　
　　　・−・＝α■ここでＩＮＴ（）は、（）内の値の
整数部のみを選ぶということを示す記号である。所で、
＝８となり、ビットパターン指定情報（０〜７）の範囲
を越えてしまうが、このような範囲では、演算器２１の
出力する小数ｎにはＯが与えられ、同時にプリセッタブ
ルカウンタ２２ａ、２２ｂの分周比を決定する信号、つ
まり整数部の値としてはＮの代りに（Ｎ＋１）が与えら
れる。しかしＯ≦与えられるようになっている。

このようにして小％ｎが３ビツトの分解能で表わされた
ビットパターン指定情報■に変換される。

この場合に、演算器２１において既に式（１漕にて表わ
されるような３ビツト分解能の演算結果Ｖを得ることが
できるので、一般には特別に変換器２８を設ける必要は
ない。

第６図はメモリ２５の内容の一例を示す説明図である。

同図に見られるように、ビットパターン指定情報ｖ（０
〜７）のそれぞれには、０〜７番地に属する８ビツトの
パターンが対応している。

例えば指定情報■が６であるとすると、それに属する８
ビツトのパターン（：１１０１１１０１］がカウンタ２
４からの歩進出力をアドレス入力として、１ビツトずつ
順に読出されるようになっている。

同様に、変換器２８からの指定情報Ｖが２であるときに
は、それに対応した８ビツトのパターン（０１０００１
００）がカウンタ２４からの歩進出力をアドレス入力と
して、１ビツトずつ順に読出されるようになっているわ
けである。

カウンタ２４は、このようにアドレスカウンタ（この場
合、２進３ビツトカウンタ）としての役割ヲ果たすもの
であるが、その入力側には、プリセッタブルカウンタ２
２ａと２２ｂの各出力の論理和が供給されるものである
ことは、第３図から明らかであろう。

第６図に示したメモリ２５の内容は、第７図に示した如
き手順によって決定され書込まれている。

すなわち、指定情報Ｖ（０〜７）の値と番地ｉ（１〜７
）の値が指定されると、ステップ■に示す演算によって
ｙの値を求め、続いてステップ■においてｙの値がｙΣ
０か否かの判断を行ない、その結果に従い、当該ビット
位置のメモリ内容ｇ（ｉ）は０であるか、１であるかを
決定するものである０ 第８図は、第４図に示した不発りｊの一実施例に波形を
示したタイミングチャートである。

同図において、ｆｃは基準パルス発生器２７Ｃ＋出力パ
ルスを、Ｑはメモリ２５の出力’ｆ：、Ｐｌはプリセッ
タブルカウンタ２２ａの出力を、Ｐ２ハ同カウンタ２２
ｂの出力を、Ｐｏは論理和回路２３の出力を、Ａはカウ
ンタ２４からの番地（アドレス）　＋７１　’Ａ　ｋ、
それぞれ示している。

第４図乃至第８図を参照して回路動作を説明すなる。ま
たＮ−４であるから、第４図におけるプリセッタブルカ
ウンタ２２ａは５進カウンタ、２２ｂは４進カウンタと
なる。

第８図において、時刻１（、の直前におけるプリセッタ
ブルカウンタ２２ａのカウント値を４とする。時刻１．
）に周波数ｆｃの基準パルスがプリセッタブルカウンタ
２２ａおよび２２ｂＫ与えられ、その時点の番地選択信
号人は番地Ｉｆｓ指定するようにしているため、メモリ
２５の出力は１”となっている。それ故、プリセッタブ
ルカウンタ２２ｂのクリア端子にはクリア信号（Ｑりｌ
）が与えられており、そのカウント値は０であるが、も
う一つのプリセッタブルカウンタ２２ａにはクリア信号
が与えられていないため（論理反転回路２６を介してＱ
−０が与えられている）、そのカウント値を更新して５
になり、設定された分周比５と一致する。

この瞬間、プリセッタブルカウンタ２２ａはＰｌで示す
ようなパルスを出力すると共に、そのカウント値を零ク
リアする。プリセッタブルカウンタ２２ａからの出力パ
ルスは論理和回路２３を介してカウンタ２４のクロック
端子に与えられ、これによりカウンタ２４はその出力デ
ータつまり番地情報を１から２に更新する。

これにより、今度はメモリ２５からＶ−５、２苗地に対
応するメモリ内容”０”が読出され、この１０″は３Ｊ
ａ理和反転回路２６によって反転されて１″となってプ
リセッタブルカウンタ２２ａ、のクリア端子ＣＬに印加
され、そのカウント値は以後、０となる。他方、プリセ
ッタブルカウンタ２２ｂは基準パルス発生器２７からの
周波数ｆｃのパルスをカウントし、カウント数が４に達
すると、出力パルスＰｚｅ発生する。その結果、カウン
タ２４は、その出力データつまり番地情報を２から３に
更新する。

以後、８番地が終了するまで同様な動作が繰り返される
。

以上により、最終的にメモリ２５０番地数８に対応した
論理和回路２３の出力パルス８周期のうち、５周期は５
進カウンタ２２ａの出力周期（基準パルス５個分の周期
）を有し、残り３周期は４進カウンタ２２ｂの出力周期
（基準パルス４個分の周期）を有することＫなる。それ
故、８周期分の時間長は基準パルス３７（−５Ｘ５＋３
Ｘ４）個分の時間長となり、１周期の平均時間Ｔは次式
で与えられる。

この場合、論理和回路２３の出力Ｐｏとして与えられる
本発明によるパルス発生装置２の出力の平均出力／ζζ
スス波数ｆｏは となり、平均的な分周率Ｎｏは となる。

今まで説明した例は、（８ビツト×８）の記１．は容量
をもつメモリを用いた時の実施例であるが、一般に、上
述のビットパターン指定情報Ｖのとりうる種類数Ｖｌ　
（本例では８）と番地情報Ａのとり得るＷＩＡｔ（本例
では同じく８）とにより定まる記憶容量（Ｖ１ｘＡ４　
）をもつメモリを用いる場合には、パルス発生装置の出
力周波数ｆｏ　（第４図におけるＰｏに相当するもので
あるが、改めてｆＯと記す）のＡ１個の周期にわたる平
均値ｆｏ（ｉｘ）は（但し１１はＯ≦ｉ１＜Ｖｔｆｓ満
たす整数）で与えられる。それ故、出力周波数ｆｏ（ｉ
ｌ）付近の周波数１１′ｉ良りは となる。ここで、従来技術の説明の項で用いた基準パル
スと同じ１．２５　ＭＨｚの周波数の基準クロックパル
スを用いるとすると、ｆｏ（１１）が６０ＫＵｚ付近の
時にはＮ−２０であるから、ａＩ式は次のようになる。

ここでＶｌは分周比Ｎと（Ｎ＋１）の間の区分の仕方に
よって定まる区分の個数を与える数であり、メモリ２５
の構成方法により如何様にも選べるが、例えばメモリ２
５として８にバイトのＲＯＭを用いることを想定してＶ
ｌ　＝２５６　＃　’１−’とすると（イ）式からＤ−
０，００００９８となり、従来方式に比べ１０倍以上高
精度の周波数可変のパルス発生装置を本発明によって実
現できることが判る。

第９図は本発明の応用例を示す回路図である。

同図において、２は第４図において本発明の一実施例と
して示した可変周波数パルス発生装置である。そのほか
、４はプリセッタブルカウンタ、６は論理積回路、７は
論理反転回路（インバータ）、である。

第９図を第１図と対比すれば明らかなように、第９図の
回路は、第１図において嬉２のカウンタ５の代りに、本
発明による可変周波数パルス発生装置２（および論理反
転回路７）を用い、該パルス発生装置２の出力Ｐｏのよ
り高精度の出力をｆｏｕｔとして得ることを意図したも
のである。動作原理は第１図、第１Ａ図を参照して説明
した所と変わるところがない。

このような第９図に示した如き構成にすると、先の第１
Ａ図に示されているパルス数Ｎ２を平均的に見て次式の
Ｎ（ｉｌ）の如く調整できる。

ここで１１＋Ｖ１は例えば翰式に用いられている’１＋
Ｖｌと同一のものである。このような構成の場合、ある
Ｎ（ｉｌ）に対して、（１）式よりなる周波数が与えら
れ、これに最も近い周波数ｆ０２は次式で与えられる。

それ故、（１０−１）式で与えられる周波数精度りは２
（Ｎ（ｉｌ）−１）／Ｎ（ｉｔ） ０４）式にＣＩ！１）式を代入して ・・・・・・３四 （ハ）式を、基準クロック周波数１．２５　Ｍｌｚ、出
力周波数を約６０　ＫＨｚ、　Ｖｌ　＝２５６１１１−
ＯとしてＤを計算すると、Ｎ２は従来技術の説明の項で
用いた値（Ｎ２−２２）のときには 諧　０．００００９３ となり第４図に示した実施例の時よりわずかながら周波
数の精度は向上する。

第１０図は本発明の他の実施例を示すブロック図である
。同図において、第４図におけるのと同じ斐紫には同じ
符号を付しである。そのほか、２９は１パルス除去回路
、すなわち基準パルス発生器２７からの基準パルスを入
力され、その中からＮ個（プリセッタブルカウンタ２２
ｂのプリセット値）に１個の割合でパルスを除去し、ま
たは除去しないで、カウンタ２２ｂに供給する回路であ
る。除去するか、しないかは、メモリ２５より読出され
た出力Ｑにより定まり、Ｑが１″のときは除去し、１０
”のときは除去しない。

本実施例は、第４因に示した実施例に比較すると、プリ
セッタブルカウンタが２個でなく１個しか使用されてお
らず、その代わり、１パルス除去回路２９が新たに付加
されている。プリセッタブルカウンタ２２ｂは、１パル
ス除去回路２９がパルス除去の機能を発揮しないときは
、当然Ｎ進カウンタとして動作するが、１パルス除去回
路２９がパルス除去の機能を発揮してＮ個に１個の割合
で基準パルスを除去すると、等価的に（Ｎ＋１）進カウ
ンタとして動作することになる。しかも、プリセッタブ
ルカウンタ２２ｂがＮ進カウンタとして動作するか、（
Ｎ＋１）進カウンタとして動作するかは、メモリ２５か
らの読出し出力Ｑの論理値によって制御される。

第１１図は第１０図の回路における各部動作波形を示し
たタイミングチャートである。

第１０図、第１１図を参照して回路動作′ｔ−説明する
。

Ｎ進カウンタ２２ｂに与えられるクロックパルスＰＣＯ
は、該カウンタ２２ｂからパルスＰＯが出力された次の
基準パルス信号Ｐ。のサイクルで、メモリ２５からのＱ
信号が′１”の時には基準パルスをＮ個に１個の割合で
除去することにより作られ、Ｑ信号が０”の時には基準
パルスをそのまま（何も除去することなく）出力するこ
とにより作られる。従ってＮ進カウンタ２２ｂは基準ク
ロックパルスＰＣに対し、等価的にＮ進カウンタとなっ
たり（Ｎ＋１　）進カウンタとなるため、この両状態を
適宜の割合で選択することにより、第４図に示した実施
例■場合と同様に精度の高い可変周波数パルス発生装置
を得ることができる。

〔発明の効果〕

この発明によれば、分周比の異なる２個の分周器（プリ
セッタブルカウンタ）全所定の選択パターンに従って選
択的に動作させ、その分周出力の論理和を出力するよう
に構成しているため、異なる二つの分周比の申開の分周
比を、成る期間にわたって平均的に見た場合、得ること
ができ、その結果、成る期間にわたり平均的に見て周波
数精度の高い可変周波数パルスが得られる。

【図面の簡単な説明】

第１図は従来のパルス発生器を示す回路図、第１Ａ図は
第１図における各部信号のタイミングチャート、窮２図
は本発明の動作原理を示すブロック図、第３図は第２図
における各部信号のタイミングチャート、第４図は本発
明の一実施例を示すブロック図、第５図は第４図におけ
る小数対ビットパターン指定情報変換器２８の変換特性
を示すグラフ、第６図は第４図におけるメモリ２５の内
容の一例全示す説朗図、第７図は第６図に示したメモリ
２５の記ｔａ内容の決定手順を示すフローチャート、第
８図は第４図に示した本発明の一実施例における各部動
作波形を示したタイミングチャート、訂９図は本発明の
応用例金示す回路図、溶１０図は本発明の他の実施例を
示すブロック図、第１１図は第１０図の回路における各
部動作波形を示したタイミングチャート、である。 符号説明 １・・・・・・演算器、１１・・・・・・（Ｎ＋１）進
カウンタ、１２・・・・・・Ｎ進カウンタ、１３・・・
・・・基準パルス発生器、１４・・・・・・交互動作頻
度指定手段、１５・・・・・・オアゲート、１６・・・
・・・切換スイッチ、２・・・・・・本発明によるパル
ス発生装置、２１・・・・・・演算器、２２ａ。 ２２ｂ・・・・・・プリセッタブルカウンタ、２３・・
・・・・論理和（オア）回路、２４・・・・・・カウン
タ、２５・・・・・・メモリ、２６・・・・・・隆理反
転回路、２７・・・・・・基準パルス発生器、２８・・
・・・・小数対ピットパターン指定情報の変換器、２９
・・・・・・１パルス除去回路、４゜５・・・・・・カ
ウンタ、６・・・・・・論理積回路、７・・・・・・論
理反転回路 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　　清 第　！　図 ヂＣ 周［Ｉ　Ａ　図 Ｃ トーＮ１ハ０ルス← ｆｃ トーーー　Ｔｏ−一 篤　２　図 ヂＣ 第　３　図 ＮＮ（Ｎすυ　　Ｎ　　　Ｎ　　　Ｎ　　（Ｎｏｒ）　
　Ｎ第　４　図 Ｃ 第　５　図 第６図 第　８　図

Claims (1)

1. 【特許請求の範囲】 １）基準パルス発生器から一定周期（基準周波数ｆ＿ｃ
   ）で発生する基準パルスを分周して、設定周波数ｆ＿ｓ
   に等しい任意所望の周波数のパルス出力を発生する可変
   周波数パルス発生装置であつて、前記基準パルスを入力
   されてそれぞれカウントする第１および第２の２個のプ
   リセッタブルカウンタと、基準周波数ｆ＿ｃを設定周波
   数ｆ＿ｓで除算して除算結果を整数部分Ｎと小数部分ｎ
   に分離する演算器と、整数部分Ｎの値に関連した第１の
   整数値を用いて前記第１のカウンタをプリセットし、該
   第１の整数値とは異なる第２の整数値を用いて前記第２
   のカウンタをプリセットする手段と、前記小数部分ｎの
   値に従つて前記２個のカウンタの交互動作の相対的頻度
   を指定する手段と、前記２個のカウンタがそれぞれ指定
   された頻度で交互動作し、入力された基準パルスをそれ
   ぞれプリセット値までカウントする毎に出力するパルス
   の論理和をとる論理和回路と、から成り、該論理和出力
   として設定周波数ｆ＿ｓに等しい所望の周波数のパルス
   出力を得るようにしたことを特徴とする可変周波数パル
   ス発生装置。 ２）基準パルス発生器から一定周期（基準周波数ｆ＿ｃ
   ）で発生する基準パルスを分周して、設定周波数ｆ＿ｓ
   に等しい任意所望の周波数のパルス出力を発生する可変
   周波数パルス発生装置であつて、前記基準パルスを入力
   されてカウントするプリセッタブルカウンタと、該カウ
   ンタへ前記基準パルスを該カウンタのプリセット値に対
   して特定個数の割合で除去しまたは除去しないで入力す
   るパルス個数制御手段と、基準周波数ｆ＿ｃを設定周波
   数ｆ＿ｓで除算して除算結果を整数部分Ｎと小数部分ｎ
   に分離する演算器と、整数部分Ｎの値に関連した特定整
   数値を用いて前記カウンタをプリセットする手段と、前
   記小数部分ｎの値に従つて前記パルス個数制御手段にお
   ける前記パルス除去の頻度を指定する手段と、から成り
   、前記カウンタがそのプリセット値に対して特定個数の
   割合で指定頻度に従つて除去されまたは除去されないで
   入力された基準パルスをプリセット値までカウントする
   毎に出力するパルスから成るパルス列によつて、設定周
   波数ｆ＿ｓに等しい所望の周波数のパルス出力を得るよ
   うにしたことを特徴とする可変周波数パルス発生装置。