JPS58103123A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPS58103123A JPS58103123A JP56202854A JP20285481A JPS58103123A JP S58103123 A JPS58103123 A JP S58103123A JP 56202854 A JP56202854 A JP 56202854A JP 20285481 A JP20285481 A JP 20285481A JP S58103123 A JPS58103123 A JP S58103123A
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- substrate
- growth
- compound semiconductor
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は化合物半導体装置の製造方法に関し、特に化合
物半導体基板又はその上にエピタキシャル成長層を具備
した化合物半導体基体へ不純物イオンを高電界中で加速
して注入し、基体表面に絶縁保護膜を形成したのち、熱
処理（アニール処理）することによりＮまた紘Ｐ型活性
導電層を形成する工程を具備したる半導体装置の製造方
法に関する。
物半導体基板又はその上にエピタキシャル成長層を具備
した化合物半導体基体へ不純物イオンを高電界中で加速
して注入し、基体表面に絶縁保護膜を形成したのち、熱
処理（アニール処理）することによりＮまた紘Ｐ型活性
導電層を形成する工程を具備したる半導体装置の製造方
法に関する。
一般に化合物半導体、例えばＧ＆ム−やＩｎＰ ＊はあ
る程度の高温にさらされると、化合物を構成する一方の
原子が基体から解離し蒸発するため、結晶の化学量論的
組成からのずれが表面で生ずる。
る程度の高温にさらされると、化合物を構成する一方の
原子が基体から解離し蒸発するため、結晶の化学量論的
組成からのずれが表面で生ずる。
例えば、半絶縁性ＧａＡｓ基板の場合、Ｎ、雰囲気で８
００℃、３０分のアニール処理を行なうと、基体表面が
Ｎ導電型になる現象が多く観測される。
００℃、３０分のアニール処理を行なうと、基体表面が
Ｎ導電型になる現象が多く観測される。
Ｇａムー結晶は結晶の成長時に混入するＮ導電型不純物
が多いこと、Ａ−の空孔密度が高いことによりＮ導電型
になるのが昔通である。このため深い＼ 単位を形成するＯｒを故意にドープして半絶縁性の結晶
を得ている。この熱変性の問題は特にＯｒの熱拡散やＡ
ｓ空孔密度上昇等で説明されており後述する不純物層の
形成において再現性を乏しくしている原因である。
が多いこと、Ａ−の空孔密度が高いことによりＮ導電型
になるのが昔通である。このため深い＼ 単位を形成するＯｒを故意にドープして半絶縁性の結晶
を得ている。この熱変性の問題は特にＯｒの熱拡散やＡ
ｓ空孔密度上昇等で説明されており後述する不純物層の
形成において再現性を乏しくしている原因である。
ところで、ＱａＡ１結晶基体にＮ又はＰ型の不純物導電
層を形成する方法として現在、不純物をドープしたエピ
タキシャル成長技術と、加速イオンを基板表面に物理的
に打込むイオン注入技術とが一般に行なわれている。後
者は、不純物導電層の再現性や基体面内での不純物の均
一性を向上させることが理論的に可能と考えられること
から、最近の１０化のプロセスとして注目され多用され
ている技術である。
層を形成する方法として現在、不純物をドープしたエピ
タキシャル成長技術と、加速イオンを基板表面に物理的
に打込むイオン注入技術とが一般に行なわれている。後
者は、不純物導電層の再現性や基体面内での不純物の均
一性を向上させることが理論的に可能と考えられること
から、最近の１０化のプロセスとして注目され多用され
ている技術である。
しかるに、イオン注入技術の最大の欠点は、注入された
イオンを電気的に活性化させるための高温熱処理が不可
欠で、Ｇａム纒の場合この処理工程でＡｓの解離や拡散
係数の非常に大きなＯｒの再分布が生じてしまうことで
ある。この点を改善する目的で従来はＩＡＩの解離を抑
えるため、注入後基体表面に８１０１．８１．Ｎ４ 等
の保護膜を設けこの後８００〜８５０℃、Ｎ、又はＨ３
雰囲気で１０〜３０分のアニール処理を行なうか、ある
いはアルシン（ＡｍＨ，）ガスを導入してＡ−気体の陽
分圧を形成した雰囲気中で８００〜８５０℃、１０〜３
０分のアニール処理を行なう方法が用いられている。前
者の場合、活性化された不純物層の濃度分布のばらつき
と深さ方向の濃度のだれ、さらには表面での濃度低下が
問題とされている。これはＧａＡ１基板と保護膜との熱
膨張係数の違いによって界面でストレスが発生し、これ
によってＯｒが界面へ析出すること、およびＯｒの熱拡
散係数が大きいため表面近傍でＯｒの再分布が生じるこ
とが原因と考えられている。一方、後者の場合は前者の
問題は小さいがアルシンという非常に猛毒なガスを使用
するため作業者における安全性上の問題があり量産品へ
の適用は難しい。又将来のＩＯ化のためには保護膜とイ
オン注入技術との組合せは不可欠である。
イオンを電気的に活性化させるための高温熱処理が不可
欠で、Ｇａム纒の場合この処理工程でＡｓの解離や拡散
係数の非常に大きなＯｒの再分布が生じてしまうことで
ある。この点を改善する目的で従来はＩＡＩの解離を抑
えるため、注入後基体表面に８１０１．８１．Ｎ４ 等
の保護膜を設けこの後８００〜８５０℃、Ｎ、又はＨ３
雰囲気で１０〜３０分のアニール処理を行なうか、ある
いはアルシン（ＡｍＨ，）ガスを導入してＡ−気体の陽
分圧を形成した雰囲気中で８００〜８５０℃、１０〜３
０分のアニール処理を行なう方法が用いられている。前
者の場合、活性化された不純物層の濃度分布のばらつき
と深さ方向の濃度のだれ、さらには表面での濃度低下が
問題とされている。これはＧａＡ１基板と保護膜との熱
膨張係数の違いによって界面でストレスが発生し、これ
によってＯｒが界面へ析出すること、およびＯｒの熱拡
散係数が大きいため表面近傍でＯｒの再分布が生じるこ
とが原因と考えられている。一方、後者の場合は前者の
問題は小さいがアルシンという非常に猛毒なガスを使用
するため作業者における安全性上の問題があり量産品へ
の適用は難しい。又将来のＩＯ化のためには保護膜とイ
オン注入技術との組合せは不可欠である。
このような観点から、例としてＧａＡｓ基体とイオン注
入技術との組み合わせについて考察するとまず保護膜成
長時のＡ！Ｉの解離量は膜の成長条件に依存している。
入技術との組み合わせについて考察するとまず保護膜成
長時のＡ！Ｉの解離量は膜の成長条件に依存している。
即ち、成長温度が高くなるとその解離量も多くなる。し
かし膜の成長条件として成長速度を上げ短時間に成長を
完了する方法を採用してＡｓの解離を抑えたとしても、
後に続くアニール処理で受ける熱エネルギー量が多けれ
ばム１の解離は無視できなくなる。又、保護膜とＧ＆ム
鄭界面の熱膨張係数の違いに基づくストレスの影醤も同
様に受ける熱エネルギー量に比例する。更にＯｒの熱拡
散についても、現在のところ半絶縁性の基板をたやすく
得るにはＯｒ ドープの基板しかなく、この問題は避
は蝋い。尚、熱拡散を防ぐためには熱処理の温度を低く
シ、又処理時間を短縮すればよいが、イオン注入された
不純物原子を電気的に活性化させるために必要な温度は
８００℃以下に下げられない。
かし膜の成長条件として成長速度を上げ短時間に成長を
完了する方法を採用してＡｓの解離を抑えたとしても、
後に続くアニール処理で受ける熱エネルギー量が多けれ
ばム１の解離は無視できなくなる。又、保護膜とＧ＆ム
鄭界面の熱膨張係数の違いに基づくストレスの影醤も同
様に受ける熱エネルギー量に比例する。更にＯｒの熱拡
散についても、現在のところ半絶縁性の基板をたやすく
得るにはＯｒ ドープの基板しかなく、この問題は避
は蝋い。尚、熱拡散を防ぐためには熱処理の温度を低く
シ、又処理時間を短縮すればよいが、イオン注入された
不純物原子を電気的に活性化させるために必要な温度は
８００℃以下に下げられない。
従って本発明の目的はム＄の解離、保＾膜界面のストレ
スによるＯｒの表面析出それにＯｒの熱拡散による再分
布等の問題を、熱処理時に受ける熱履歴を極力小さくし
て、イオン注入技術と保護膜との組合わせを改善した化
合物半導体装置の製造方法を提供することにある〇 次に本発明の一実施例を詳細に説明する。
スによるＯｒの表面析出それにＯｒの熱拡散による再分
布等の問題を、熱処理時に受ける熱履歴を極力小さくし
て、イオン注入技術と保護膜との組合わせを改善した化
合物半導体装置の製造方法を提供することにある〇 次に本発明の一実施例を詳細に説明する。
第１図はＧａＡｓについて従来の保護膜を用いたアニー
ル方法を示す温度管理図で、（ａ）はイオン注入された
基板表面に７００℃で窒化膜を成長させるための工程で
の温度遷移の様子を示しており、（ｂ）は別の工程即ち
窒化膜成長条件とは全く切り離された条件、ここでは８
００℃、Ｎ、雰囲気中でアニール処理を行ってイオン注
入された不純物層を得るための工程での温度遷移の様子
を示している。この方法では、窒化膜成長完了後常温ま
での冷却し、その後再度常温からアニール温度までの加
熱工程が必要である。これは本来不必要な工程であり、
熱履歴を少なくするにはまずこのことに注目しなければ
ならない。
ル方法を示す温度管理図で、（ａ）はイオン注入された
基板表面に７００℃で窒化膜を成長させるための工程で
の温度遷移の様子を示しており、（ｂ）は別の工程即ち
窒化膜成長条件とは全く切り離された条件、ここでは８
００℃、Ｎ、雰囲気中でアニール処理を行ってイオン注
入された不純物層を得るための工程での温度遷移の様子
を示している。この方法では、窒化膜成長完了後常温ま
での冷却し、その後再度常温からアニール温度までの加
熱工程が必要である。これは本来不必要な工程であり、
熱履歴を少なくするにはまずこのことに注目しなければ
ならない。
＄２図は本発明の一実施例の温度管理図でｓ Ｏｒドー
プの半絶縁性ＧａＡｓ基体表面にＮ導電型の不純物イオ
ンの２８８１＋を１００ ｋｅＶの加速エネルギーで、
注入量３ Ｘ １０１２（ｍ−２）の注入を行ったのち
、本発明の原理を実現させるためにわれわれの開発した
赤外線加熱型の窒化膜成長装置により８１Ｈａ ＮＨ
ｓ Ｈｔ系ガスを導入し、７００℃の成長温度に対し
て成長速度４００ Ｘ／ｍｌｎで膜厚１０００Ｘの窒化
膜を成長させる（第２図の領域Ｉ）。
プの半絶縁性ＧａＡｓ基体表面にＮ導電型の不純物イオ
ンの２８８１＋を１００ ｋｅＶの加速エネルギーで、
注入量３ Ｘ １０１２（ｍ−２）の注入を行ったのち
、本発明の原理を実現させるためにわれわれの開発した
赤外線加熱型の窒化膜成長装置により８１Ｈａ ＮＨ
ｓ Ｈｔ系ガスを導入し、７００℃の成長温度に対し
て成長速度４００ Ｘ／ｍｌｎで膜厚１０００Ｘの窒化
膜を成長させる（第２図の領域Ｉ）。
次にその時の温度状態で（同じ処理装置内で）Ｎｌ雰囲
気に切換え、８００℃のアニール温度まで１００℃／ｌ
＠ｅの昇温速度で室温を上げ、８００℃で１０分間保持
したのち赤外線を切って自然冷却する（第２図の領域■
）。
気に切換え、８００℃のアニール温度まで１００℃／ｌ
＠ｅの昇温速度で室温を上げ、８００℃で１０分間保持
したのち赤外線を切って自然冷却する（第２図の領域■
）。
このようにして得られた不純物導電層は従来の方法に比
べ不必要な熱履歴が極力抑制されており再現性に優れ、
かつ工程の短縮の有利さも兼ねそなえたものである。こ
れは窒化膜形成後アニール処理に移る過程で処理温度を
室温まで戻していないからである。
べ不必要な熱履歴が極力抑制されており再現性に優れ、
かつ工程の短縮の有利さも兼ねそなえたものである。こ
れは窒化膜形成後アニール処理に移る過程で処理温度を
室温まで戻していないからである。
本発明の他の実施例として以下のようにしてもよい。即
ち、第２図の領域璽において温度を急峻に上昇させ不純
物゛の電気的な活性化に必要な８００〜９５０℃のピー
ク温度に達したのち１０分間の保持を行なうことなく、
直ちに（約数秒で）冷却を關始する方法でもよい。この
場合、長時間高温で保持される方法より高い温度まで基
板の変成がなく同様な効果がある。又エピタキシャル成
長層への不純物イオン注入による不純物導電層の形成に
も上記方法は適用できるだけでなく、選択的な不純物導
電層の形成にも簡単に適用でき、同じ改善効果が期待で
きるものである。
ち、第２図の領域璽において温度を急峻に上昇させ不純
物゛の電気的な活性化に必要な８００〜９５０℃のピー
ク温度に達したのち１０分間の保持を行なうことなく、
直ちに（約数秒で）冷却を關始する方法でもよい。この
場合、長時間高温で保持される方法より高い温度まで基
板の変成がなく同様な効果がある。又エピタキシャル成
長層への不純物イオン注入による不純物導電層の形成に
も上記方法は適用できるだけでなく、選択的な不純物導
電層の形成にも簡単に適用でき、同じ改善効果が期待で
きるものである。
第１図（ａ）（ｂ）は夫々従来の製造方法における温度
管理図、第２図は本発明の一実施的を説明するための温
度管理図である。 昨関 → ′＄２閉 昨聞→ 呼量→ 第ｆ図
管理図、第２図は本発明の一実施的を説明するための温
度管理図である。 昨関 → ′＄２閉 昨聞→ 呼量→ 第ｆ図
Claims (1)
- 化合物半導体基板又はエピタキシャル成長層を具備した
化合物半導体基体にイオン注入法により不純物注入層を
形成する工程と、諌不純物注入層表面に絶縁保頗膜を形
成したのち、この絶縁保護膜形成のなされた温度から直
ちに高温熱処理を連続して行ない、注入不純物の電気的
な活性化層を形成する工程とを含むことを特徴とする化
合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202854A JPS58103123A (ja) | 1981-12-16 | 1981-12-16 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202854A JPS58103123A (ja) | 1981-12-16 | 1981-12-16 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103123A true JPS58103123A (ja) | 1983-06-20 |
Family
ID=16464287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202854A Pending JPS58103123A (ja) | 1981-12-16 | 1981-12-16 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312289A (en) * | 1976-07-20 | 1978-02-03 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5357751A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Production of semiconductor device |
| JPS55111125A (en) * | 1979-02-21 | 1980-08-27 | Hitachi Ltd | Method for manufacture of semiconductor device |
-
1981
- 1981-12-16 JP JP56202854A patent/JPS58103123A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312289A (en) * | 1976-07-20 | 1978-02-03 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5357751A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Production of semiconductor device |
| JPS55111125A (en) * | 1979-02-21 | 1980-08-27 | Hitachi Ltd | Method for manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
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