JPS58105362A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS58105362A JPS58105362A JP56204233A JP20423381A JPS58105362A JP S58105362 A JPS58105362 A JP S58105362A JP 56204233 A JP56204233 A JP 56204233A JP 20423381 A JP20423381 A JP 20423381A JP S58105362 A JPS58105362 A JP S58105362A
- Authority
- JP
- Japan
- Prior art keywords
- semaphore
- user
- data
- area
- external memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は情報処理システムにおいて、複数のワークステ
ージ、ンそれぞれの入力データをユーザセマフォー処理
のもとに共通の外部メモリヘセープする際のデータ転送
制御方式に関する。
ージ、ンそれぞれの入力データをユーザセマフォー処理
のもとに共通の外部メモリヘセープする際のデータ転送
制御方式に関する。
発明の技術的背景とその問題点
情報処理システムにおいて、複数のワークステージ、ン
それぞれの入力データをユーザセマフォー処理のもとに
共通の外部メモリへ保存する際、従来ではその処理がす
べてＯ８（０ｐｅｒａｔｉ■Ｓｙｓｔｅｍ ） ＩＩＣ
委ねられていえ、従うて従来ではＯ８にかかる負担が大
きく、ソフトウニ・ブが繁雑化するとともに、システム
全体の制御を司゛る処理装置の処理負、荷が増大しシス
テム全体の処理能力の低下を招く一要因となっていた。
それぞれの入力データをユーザセマフォー処理のもとに
共通の外部メモリへ保存する際、従来ではその処理がす
べてＯ８（０ｐｅｒａｔｉ■Ｓｙｓｔｅｍ ） ＩＩＣ
委ねられていえ、従うて従来ではＯ８にかかる負担が大
きく、ソフトウニ・ブが繁雑化するとともに、システム
全体の制御を司゛る処理装置の処理負、荷が増大しシス
テム全体の処理能力の低下を招く一要因となっていた。
発明の目的
本発明は複数のワークステージ、ンそれぞれのデータを
ユーザセマフォー処理及びこれに伴うグロダラム処理の
もとに共通の外部メモリヘセーブする機能をもつシステ
ムにおいて、システム全体の制御を司る処理装置及びＯ
８に負担をかけることなくユーザセマフォー処理を実行
でき、前記ワークステージ、ンからの入力データを前記
外部メモリへ効率良く転送できセーブできるデータ転送
制御方式を提供することを目的とする。
ユーザセマフォー処理及びこれに伴うグロダラム処理の
もとに共通の外部メモリヘセーブする機能をもつシステ
ムにおいて、システム全体の制御を司る処理装置及びＯ
８に負担をかけることなくユーザセマフォー処理を実行
でき、前記ワークステージ、ンからの入力データを前記
外部メモリへ効率良く転送できセーブできるデータ転送
制御方式を提供することを目的とする。
発明の概要
本発明は複数のワークステージ、ンからの入力データを
共通の外部メモリヘセーブする際のユーザセマフォー処
理によるユーザプログラム相互間のスイッチ制御及びセ
マフォーカウント制御をシステム全体の制御を司る処理
装置とは別個のハードウェア構成によるプロセッサユニ
、トにて、独自にセマフォーカウント値をもとに行なう
ようにした亀のである。
共通の外部メモリヘセーブする際のユーザセマフォー処
理によるユーザプログラム相互間のスイッチ制御及びセ
マフォーカウント制御をシステム全体の制御を司る処理
装置とは別個のハードウェア構成によるプロセッサユニ
、トにて、独自にセマフォーカウント値をもとに行なう
ようにした亀のである。
発明の実施例
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例を示すブロック図である。図中、
１００はシステム全体の制御を司る処理装置（以下Ｈ−
ＣＰＵと称す）、１０１ム。
図は本発明の一実施例を示すブロック図である。図中、
１００はシステム全体の制御を司る処理装置（以下Ｈ−
ＣＰＵと称す）、１０１ム。
１０１ｍ、１０１ｃはワークスチー” ｗ ７ （ｗＳ
Ａ 、 ＷＳｉ 。
Ａ 、 ＷＳｉ 。
ＷＳｃ）、１０２はこＯ’７ニクステーシ、ン１０１ｈ
＊１０１ｍ、１０１＠からの入力データがセーブされる
外部メモリ（例えばＭＴ）である、１０３は主メモリで
ある。この主メモリＸＯＸには、制御！ログラム（Ｏ８
）、ニーデシログラム間におけるデーータの受は渡しに
供されるユーザコミユニケージ、ンエリア（以下ＵＣＡ
と称す）、ユーザプログラム間のストッチ機能処理に供
されるユーザセマフォーエリア（以下ＵＳＡと称す）、
上記各ワークステージ、 ン１０１ｈ、１０１ｍｅ１０
１ｃに対応して設けられた、自己に固有のワークステー
ジ、ン１０１１のデータ入出力処理を行なうための複数
のユーザプログラムＵＰＪ 、 ＵＰｊ ＃ ＵＰＪ、
ＵＣＡＣ上へトされたデータを外部メモリ１０２へ転送
するためのユーザプログラムＡ （ＵＰＡ ）等の領域
が確保される。１０４は上記Ｈ−ＣＰＵ１００とは独立
して、ＵＳＡのセマフォーカウント値にもとづきユーザ
プログラムＵＰＩ 、 ＵＰｊ 。
＊１０１ｍ、１０１＠からの入力データがセーブされる
外部メモリ（例えばＭＴ）である、１０３は主メモリで
ある。この主メモリＸＯＸには、制御！ログラム（Ｏ８
）、ニーデシログラム間におけるデーータの受は渡しに
供されるユーザコミユニケージ、ンエリア（以下ＵＣＡ
と称す）、ユーザプログラム間のストッチ機能処理に供
されるユーザセマフォーエリア（以下ＵＳＡと称す）、
上記各ワークステージ、 ン１０１ｈ、１０１ｍｅ１０
１ｃに対応して設けられた、自己に固有のワークステー
ジ、ン１０１１のデータ入出力処理を行なうための複数
のユーザプログラムＵＰＪ 、 ＵＰｊ ＃ ＵＰＪ、
ＵＣＡＣ上へトされたデータを外部メモリ１０２へ転送
するためのユーザプログラムＡ （ＵＰＡ ）等の領域
が確保される。１０４は上記Ｈ−ＣＰＵ１００とは独立
して、ＵＳＡのセマフォーカウント値にもとづきユーザ
プログラムＵＰＩ 、 ＵＰｊ 。
ＵＰｊ及びＵＰＡ相互間のスイッチ制御、及びセマフォ
ーカウント制御を行なうニー４）４ｔマフオー処理の丸
めのプロセッサユニット（以下ＵＳ −ＣＰＵと称す）
である。
ーカウント制御を行なうニー４）４ｔマフオー処理の丸
めのプロセッサユニット（以下ＵＳ −ＣＰＵと称す）
である。
第２図は上記第１図のシステムにおけるデータ及び制御
の受は渡し順序を示す図であＪ）、ＤＪ。
の受は渡し順序を示す図であＪ）、ＤＪ。
Ｏ２，・・・はデータ順序、Ｃ１，Ｃ２，・・・は制御
（ｆログラム）順序を示している＝ 第３図及び第４図はそれぞれ一実施例の動作を説明する
フローチャートである。第３図はワークステーション１
０１ム１１０１Ｂｅ１０１Ｃに対応するユーザプログラ
ムＵＰＩ 、 ＵＰｊ 、 ＵＰＪ−の処理動作例を示
し、第４図は外部メモリ１０２ヘデータをセーブするた
めのユーザプログラムＡ （ＵＰＡ）の処理動作を示し
ている。この第３図に示す処理と第４図に示す処理と社
並行して行なわれる。
（ｆログラム）順序を示している＝ 第３図及び第４図はそれぞれ一実施例の動作を説明する
フローチャートである。第３図はワークステーション１
０１ム１１０１Ｂｅ１０１Ｃに対応するユーザプログラ
ムＵＰＩ 、 ＵＰｊ 、 ＵＰＪ−の処理動作例を示
し、第４図は外部メモリ１０２ヘデータをセーブするた
めのユーザプログラムＡ （ＵＰＡ）の処理動作を示し
ている。この第３図に示す処理と第４図に示す処理と社
並行して行なわれる。
図中の破線枠で示した処理がユーザセマフォー処理であ
る。ζこではユーザプログラムＡ（ＵＰＡ）に対するセ
マフォーのカウント値をＡセマフォーカウント値、その
カウンタ部をＡセマフォーカウントと呼び、又、ユーザ
プログラムＬＩＰＪ 。
る。ζこではユーザプログラムＡ（ＵＰＡ）に対するセ
マフォーのカウント値をＡセマフォーカウント値、その
カウンタ部をＡセマフォーカウントと呼び、又、ユーザ
プログラムＬＩＰＪ 。
ＵＰｊ 、 ＵＰｊに対する七マフオーカウント値（１
”又は“Ｏ”）をセマフォーカウント、そのカクンタを
セマフォースイッチと呼ぶ、この人セマフォーカウンタ
の初期値は「０」、セマフォー処理、チの初期値は′″
０′（オフ）である。
”又は“Ｏ”）をセマフォーカウント、そのカクンタを
セマフォースイッチと呼ぶ、この人セマフォーカウンタ
の初期値は「０」、セマフォー処理、チの初期値は′″
０′（オフ）である。
ここで一実施例の動作を説明する。ワークステージ、ン
１０１ムｅ１０１ｍ、１０１ｃの何れかがデータ入力を
完了すると、以後、Ｕ８− ＣＰＵ Ｊ ｏ ４の制御
の下に、第３図及び第４図に示すようなセマフォー処理
が実行され、データ入力を完了したワークステージ、ン
（例えば１０１ム）からのデータが第２図に示す経路Ｄ
Ｉ 、 Ｏ２、・・・で外部メモリ１０２にセーブされ
る。以下、具体的な動作を説明する。先ずワークステー
ジ、ン１０１ｋＴ１０１ｍ、１０１ｃに対応するユーザ
プログラムＵＰＩ 、 ＵＦ４ 、 ＵＰＳの処理動作
を第３図を参照して説明する。ワークステージヨレ（例
えば１０１ム）のデータ入力が完了する（第２図ＤＩ
、第３図ａ）と、先ずＵＳＡのセマフォーカウントによ
シ該当セマフォーが空いているか否か、すなわちワーク
ステーション１０１人に対応するセマフォースイッチの
カウント内容が″０＃（オフ）であるか否かを判断しく
第３図ｂ）、空いていなければ、すなわち“ｌ” （オ
ン）であれば割込み待人（第３図Ｃ）とし、空いていれ
ば、すなわち６０１（オフ）であれば、該当するセマフ
ォースイッチを”１”（オン）にして（第３図ｄ）、ワ
ークステーション１０１ムからのデータを主メモリ１０
２内のＵＣＡＣ上へトする（第２図０２ 、第３図ｅ）
。次にユーザプログラムＡ（ＵＰＡ ）がレディ状態に
あるか否か、すなわちＡセマフォーカウンタのカウンタ
値が「０」であるか否かを判断【７（第３図゛ｆ）、レ
ディ状態でなければ、すなわち「０」でなければ、Ａセ
マフォーカウンタのカウント値を＋１（第３図ｇ）し−
て初めのステラｆ（第３図ａ）に戻シ次のデータ入力完
了を待つ。又、レディ状態であれば、すなわち「０」で
あればＡセマフォーカウンタのカウント値を＋１して第
４図に示す待ちＢに割込みをかけ（第３図ｈ）、初めの
ステ、プ（第３図ａ）に戻る。
１０１ムｅ１０１ｍ、１０１ｃの何れかがデータ入力を
完了すると、以後、Ｕ８− ＣＰＵ Ｊ ｏ ４の制御
の下に、第３図及び第４図に示すようなセマフォー処理
が実行され、データ入力を完了したワークステージ、ン
（例えば１０１ム）からのデータが第２図に示す経路Ｄ
Ｉ 、 Ｏ２、・・・で外部メモリ１０２にセーブされ
る。以下、具体的な動作を説明する。先ずワークステー
ジ、ン１０１ｋＴ１０１ｍ、１０１ｃに対応するユーザ
プログラムＵＰＩ 、 ＵＦ４ 、 ＵＰＳの処理動作
を第３図を参照して説明する。ワークステージヨレ（例
えば１０１ム）のデータ入力が完了する（第２図ＤＩ
、第３図ａ）と、先ずＵＳＡのセマフォーカウントによ
シ該当セマフォーが空いているか否か、すなわちワーク
ステーション１０１人に対応するセマフォースイッチの
カウント内容が″０＃（オフ）であるか否かを判断しく
第３図ｂ）、空いていなければ、すなわち“ｌ” （オ
ン）であれば割込み待人（第３図Ｃ）とし、空いていれ
ば、すなわち６０１（オフ）であれば、該当するセマフ
ォースイッチを”１”（オン）にして（第３図ｄ）、ワ
ークステーション１０１ムからのデータを主メモリ１０
２内のＵＣＡＣ上へトする（第２図０２ 、第３図ｅ）
。次にユーザプログラムＡ（ＵＰＡ ）がレディ状態に
あるか否か、すなわちＡセマフォーカウンタのカウンタ
値が「０」であるか否かを判断【７（第３図゛ｆ）、レ
ディ状態でなければ、すなわち「０」でなければ、Ａセ
マフォーカウンタのカウント値を＋１（第３図ｇ）し−
て初めのステラｆ（第３図ａ）に戻シ次のデータ入力完
了を待つ。又、レディ状態であれば、すなわち「０」で
あればＡセマフォーカウンタのカウント値を＋１して第
４図に示す待ちＢに割込みをかけ（第３図ｈ）、初めの
ステ、プ（第３図ａ）に戻る。
次にユーザプログラムＡ （ＵＰＡ）の処理動作を第４
図を参照して説明する。ここでは先ずＡセマフォーカウ
ンタのカウント値が調べられ（第４図ａ）、そのカウン
ト値が「０」であれば割込み待Ｂ（第４図ｂ）とな）、
「０」でなければＡ図Ｃ）して、ＵＣＡにセットされて
いる処理対象となるデータを入力しく第２図Ｄ３）、外
部メモリ１０２へ書込む（第２図Ｄ４及び第４図ｄ）。
図を参照して説明する。ここでは先ずＡセマフォーカウ
ンタのカウント値が調べられ（第４図ａ）、そのカウン
ト値が「０」であれば割込み待Ｂ（第４図ｂ）とな）、
「０」でなければＡ図Ｃ）して、ＵＣＡにセットされて
いる処理対象となるデータを入力しく第２図Ｄ３）、外
部メモリ１０２へ書込む（第２図Ｄ４及び第４図ｄ）。
次に外部メモリ１０２へ書込んだデータに対応するセマ
フォースイッチを″０”（オフ）にり、（第４図ｅ）、
その後、各セマフォースイッチが“θ″（オフ）である
か否かを調べて（第４図ｆ）、“０”であれば初めのス
テツブ（第４図ａ）へ戻り、又、′″０”でなければ第
３図に示す待ち人に割込みをかけて（第４図ｇ）、初め
のステツブ（第４図ａ）へ戻る。
フォースイッチを″０”（オフ）にり、（第４図ｅ）、
その後、各セマフォースイッチが“θ″（オフ）である
か否かを調べて（第４図ｆ）、“０”であれば初めのス
テツブ（第４図ａ）へ戻り、又、′″０”でなければ第
３図に示す待ち人に割込みをかけて（第４図ｇ）、初め
のステツブ（第４図ａ）へ戻る。
このようなセマフォー処理が、Ｈ−ＣＰＵ１．ｏ。
とは独立して、又、Ｏ８を使用すずに、ＵＳ−ＣＰＵ１
０４のユーザプログラム相互間スイッチ制御、並びにこ
れに伴りユーザプログラム地理によって順次実行され、
複数のワークステージ、ン１０１ム、１０１ｍ、１０１
ｃよシ＾カされたデータが共通の外部メモリ１０２にセ
ーブされる。
０４のユーザプログラム相互間スイッチ制御、並びにこ
れに伴りユーザプログラム地理によって順次実行され、
複数のワークステージ、ン１０１ム、１０１ｍ、１０１
ｃよシ＾カされたデータが共通の外部メモリ１０２にセ
ーブされる。
発明の効果
本発明によれば、複数のワークステージ、ン各々のデー
タをユーザセマフォー処理及びこれに伴うデータグラム
処理のもとに共通の外部メモリヘセーブする機能をもつ
システムにおいて、ユーザセマフォー処理によるニーｆ
ｆログ２ム相互間のスイッチ制御及びセマフォーカウン
ト制御をシステム全体の制御を司る処理装置とは別個の
ハードウェア構成によるフロセッサユニットにて、独自
に行なう構成としたことによシ、前記処理装置及びＯＳ
に負担をかけることなく、前記各ワークステージ、ンか
らの入力データを効率良く外部メモリヘセーブするとと
のできるデータ転送制御方式が提供できる。
タをユーザセマフォー処理及びこれに伴うデータグラム
処理のもとに共通の外部メモリヘセーブする機能をもつ
システムにおいて、ユーザセマフォー処理によるニーｆ
ｆログ２ム相互間のスイッチ制御及びセマフォーカウン
ト制御をシステム全体の制御を司る処理装置とは別個の
ハードウェア構成によるフロセッサユニットにて、独自
に行なう構成としたことによシ、前記処理装置及びＯＳ
に負担をかけることなく、前記各ワークステージ、ンか
らの入力データを効率良く外部メモリヘセーブするとと
のできるデータ転送制御方式が提供できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例におけるデータ及び制御の流れを示す図、第
３図、及び第４図は上記実施例の動作を説明するための
フローチャートである０ １０１ム、１０１ｍ、ｊｏｌｃ・・・ワークステーショ
ン（ｗｓムｗ ＷＳＩ ｅ ＷＳｃ ）、１０２・・・
外部メモリ（ＭＴ）、１０３・・・主メモＩ）、１０４
・・・フロセッサユニット（ＵＳ−ＣＰＵ）、ＵＣＡ・
・・ユーザコミ。二ケージ。 ンエリア、ＵＳＡ・・・ユーザセマフォーエリア、ＵＰ
Ｉ 、 ＵＰＩ 、 ＵＰＩ 、 ＵＰＡ・・・ユーザ
プログラム。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１２■ ＄３！ｌ！！１ 慎４！！ｌ
上記実施例におけるデータ及び制御の流れを示す図、第
３図、及び第４図は上記実施例の動作を説明するための
フローチャートである０ １０１ム、１０１ｍ、ｊｏｌｃ・・・ワークステーショ
ン（ｗｓムｗ ＷＳＩ ｅ ＷＳｃ ）、１０２・・・
外部メモリ（ＭＴ）、１０３・・・主メモＩ）、１０４
・・・フロセッサユニット（ＵＳ−ＣＰＵ）、ＵＣＡ・
・・ユーザコミ。二ケージ。 ンエリア、ＵＳＡ・・・ユーザセマフォーエリア、ＵＰ
Ｉ 、 ＵＰＩ 、 ＵＰＩ 、 ＵＰＡ・・・ユーザ
プログラム。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１２■ ＄３！ｌ！！１ 慎４！！ｌ
Claims (1)
- 複数のワークステージ、ン、及び仁のワークステーショ
ンの入力データを格納する外部メモリと、前記各ワーク
ステーション及び外部メモリに対応する複数のユーザプ
ログラム、並びに制御プログラムが格納されるとともに
１前記ユ一ザグログラム間の人出力データが受は渡しさ
れるコミユニケージ、ンエリア、及び前記ユーザプログ
ラム間のスイッチ地理に供されるユーザセマフォーエリ
アが割付けられた主メモリと、前記ユーザプログラム相
互間のスイッチ処理をシステム全体の制御を司る処理装
置とは独立に前記ユーザセマフォーエリアのセマフォー
カウント値にもとづいて行なうグロ、セッサ二二、トと
を有し、前記ノロセッサユニットが前記セマフォーカウ
ント値の加減算制御、及びそのカウント内容に従う前記
ユーザノログラム間のスイッチ処理を行ない、前記ワー
クステージ、ンかう前記コミ、二ケージ、ンエリアへの
データ転送並びに前記コミ、二ケージ、ンエリブから前
記外部メモリへのデータ転送を制御することを特徴とし
たデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204233A JPS58105362A (ja) | 1981-12-17 | 1981-12-17 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204233A JPS58105362A (ja) | 1981-12-17 | 1981-12-17 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105362A true JPS58105362A (ja) | 1983-06-23 |
Family
ID=16487045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204233A Pending JPS58105362A (ja) | 1981-12-17 | 1981-12-17 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8099538B2 (en) * | 2006-03-29 | 2012-01-17 | Intel Corporation | Increasing functionality of a reader-writer lock |
-
1981
- 1981-12-17 JP JP56204233A patent/JPS58105362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8099538B2 (en) * | 2006-03-29 | 2012-01-17 | Intel Corporation | Increasing functionality of a reader-writer lock |
| US8407386B2 (en) | 2006-03-29 | 2013-03-26 | Intel Corporation | Increasing functionality of a reader-writer lock |
| US8775708B2 (en) | 2006-03-29 | 2014-07-08 | Intel Corporation | Increasing functionality of a reader-writer lock |
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