JPS58105483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58105483A JPS58105483A JP56203364A JP20336481A JPS58105483A JP S58105483 A JPS58105483 A JP S58105483A JP 56203364 A JP56203364 A JP 56203364A JP 20336481 A JP20336481 A JP 20336481A JP S58105483 A JPS58105483 A JP S58105483A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（１） 発明の技術分野
本発明は語選択信号＠（ワード１ｍ）の立下り特性を改
善した静止型半導体配憶Ｉ！置に関する。 （２）技術の背景 バイポーラランダムアクセスメモリ（ＲＡＭ）を用いた
半導体配憶Ｉ’ｌｋの大容量化に伴い、消費１力な増加
しない方法として、メモリセルの保持電流馨減少する手
段が考えられているが、この工つな措置はワード線が選
択状態から非選択状態へ移行Ｔる立下り時間を遅くする
ので、高速動作の妨げとなっている。 （３）従来技術と問題点 上述の工すなワード線における立下１】時間の遅延の対
策としては、従来８１１図または第２図に示される装置
が用いられているつ第１図のＶｔ＆は特ＩＵＩＦ１５２
−４９６９８号に１り開示１！−１ｔｙ；ｅ＊置である
。図中ＭＣはアリツブフロップ型のメモリセル、ＷＬは
ワード線、ＨＬはこれと対Ｖな丁ホールドｉ１．Ｂ、Ｂ
はピッＦ線対、ＷＤはワードドライバ％ ＩＨはホール
ド電流源である。メモリセルＭｅはマトリクス状に配設
されメモリセルアレイｖ＊ｓｃするｃｈｌつのメ毫りセ
ルＭＣは、ワードドライバＷＤの１つと図示せぬビット
ドライバの１つｔオンにして債択される０図では簡略化
のため一部破線にエリ省略してメモリセルアレイ末機し
ている。ワード線が選択状態から非選択状態へ移行する
際の立下り時間の遅延を改善する語纏放なったとすると
選択されたＷＬに該尚゛する語纏放璽１略のトランジス
タ１１おＬび１２はいずれも導通状態となり、トランジ
スタ１２ｇ遡ってＩｌ）、の電流が概れるＬうにな番Ｊ
、当該ワード線に接続されているメモリセルは保持電流
のほかにＩＤＩＩの電流が加わるりワード線が選択から
非選択に移るとき、保持電流のほかに放電電ＭＥ Ｉｏ
ｔｓが加えられていると、ワード線が高レベルから低レ
ベルへ移るとき立下りの遅延を防止できる、この１１１
１１４ｍ用いられる放電回路は、放電電ｍ Ｌｏｗが他
のワード線の回路の動作と無関係に独立して決着るとい
う長所を有するが、電源電圧ＶＣＣの変−に対して余裕
変が少ないという問題点を有する一 ｔｌｉＺ図ノＶａ＊Ｉｔｉ特ｒｊｌｌｊ昭５ｓ −３７
８８ａ号Ｉ：ｘり開示された＠皺である。図中放電＠１
！２以外の部分は第１図の＃ｊ７＆置の回路と同様であ
る０この装置の放電回路２は、ワード線ＷＬが駆動され
高レベルになるとトランジスタ２１が導通状態となりト
ランジスタ２２のベースを高レベル６二し、それにエリ
トランジスタ２２が導通状態となり定電流源１り放電電
流が流れる。ワード線の選択状態において保持電流以外
に放電電流が加えられていると、選択状態から非選択状
態へ移るときのレベルの立下６）の遅れが改善されるこ
とは９１図の＠置と同様である。この回路においては、
電源電圧の変動に伴う誤動作ｉ二対する余裕度は問題、
なｈが、各ワード線ごとに１個ずつ記音されているトラ
ンジスタ２２のエミッタ回路がすべてまとめられて同一
の定電ｆｉ源に接続されているから、各トランジスタ２
２の特性（特にｈいの大小）にエリ１作条件が異なＩ）
、必ずしも選択されたワード纏Ｃ：関゛ｆるトランジス
タ２２のみが導油状ｌ！Ｉ（：なるとは限らないという
問題点がある。 （４１発明の目的 本発明の目的は、前述の従来ＷＩＩ置の問題点にかんが
み、放電電ｍｖオン・オフＴるトランジスタのベース回
路にカレント・ミラー回路
善した静止型半導体配憶Ｉ！置に関する。 （２）技術の背景 バイポーラランダムアクセスメモリ（ＲＡＭ）を用いた
半導体配憶Ｉ’ｌｋの大容量化に伴い、消費１力な増加
しない方法として、メモリセルの保持電流馨減少する手
段が考えられているが、この工つな措置はワード線が選
択状態から非選択状態へ移行Ｔる立下り時間を遅くする
ので、高速動作の妨げとなっている。 （３）従来技術と問題点 上述の工すなワード線における立下１】時間の遅延の対
策としては、従来８１１図または第２図に示される装置
が用いられているつ第１図のＶｔ＆は特ＩＵＩＦ１５２
−４９６９８号に１り開示１！−１ｔｙ；ｅ＊置である
。図中ＭＣはアリツブフロップ型のメモリセル、ＷＬは
ワード線、ＨＬはこれと対Ｖな丁ホールドｉ１．Ｂ、Ｂ
はピッＦ線対、ＷＤはワードドライバ％ ＩＨはホール
ド電流源である。メモリセルＭｅはマトリクス状に配設
されメモリセルアレイｖ＊ｓｃするｃｈｌつのメ毫りセ
ルＭＣは、ワードドライバＷＤの１つと図示せぬビット
ドライバの１つｔオンにして債択される０図では簡略化
のため一部破線にエリ省略してメモリセルアレイ末機し
ている。ワード線が選択状態から非選択状態へ移行する
際の立下り時間の遅延を改善する語纏放なったとすると
選択されたＷＬに該尚゛する語纏放璽１略のトランジス
タ１１おＬび１２はいずれも導通状態となり、トランジ
スタ１２ｇ遡ってＩｌ）、の電流が概れるＬうにな番Ｊ
、当該ワード線に接続されているメモリセルは保持電流
のほかにＩＤＩＩの電流が加わるりワード線が選択から
非選択に移るとき、保持電流のほかに放電電ＭＥ Ｉｏ
ｔｓが加えられていると、ワード線が高レベルから低レ
ベルへ移るとき立下りの遅延を防止できる、この１１１
１１４ｍ用いられる放電回路は、放電電ｍ Ｌｏｗが他
のワード線の回路の動作と無関係に独立して決着るとい
う長所を有するが、電源電圧ＶＣＣの変−に対して余裕
変が少ないという問題点を有する一 ｔｌｉＺ図ノＶａ＊Ｉｔｉ特ｒｊｌｌｊ昭５ｓ −３７
８８ａ号Ｉ：ｘり開示された＠皺である。図中放電＠１
！２以外の部分は第１図の＃ｊ７＆置の回路と同様であ
る０この装置の放電回路２は、ワード線ＷＬが駆動され
高レベルになるとトランジスタ２１が導通状態となりト
ランジスタ２２のベースを高レベル６二し、それにエリ
トランジスタ２２が導通状態となり定電流源１り放電電
流が流れる。ワード線の選択状態において保持電流以外
に放電電流が加えられていると、選択状態から非選択状
態へ移るときのレベルの立下６）の遅れが改善されるこ
とは９１図の＠置と同様である。この回路においては、
電源電圧の変動に伴う誤動作ｉ二対する余裕度は問題、
なｈが、各ワード線ごとに１個ずつ記音されているトラ
ンジスタ２２のエミッタ回路がすべてまとめられて同一
の定電ｆｉ源に接続されているから、各トランジスタ２
２の特性（特にｈいの大小）にエリ１作条件が異なＩ）
、必ずしも選択されたワード纏Ｃ：関゛ｆるトランジス
タ２２のみが導油状ｌ！Ｉ（：なるとは限らないという
問題点がある。 （４１発明の目的 本発明の目的は、前述の従来ＷＩＩ置の問題点にかんが
み、放電電ｍｖオン・オフＴるトランジスタのベース回
路にカレント・ミラー回路
【使用Ｔるという着想に基づ
き、動作における余裕ｌがワード線ごとに独立し、かつ
電源電圧変動による影響の少ない語線放電回路な用いて
、アク竜スタイムの迅速な半導体記憶装置を得ることに
あゐ０（５） 発明の＃Ｐｋ取 本発明においては、語選択信号線からメモリセル１に通
してホールド線≦：常時ホールト亀ａ＋ｒａ丁静止型半
導体記憶ｔｉｌ１４ｍおいて、語選択信号線の電位変化
な検出するＩｌｌのトランジスタ％該第１のトランジス
タの出力す一足時間遅延させる遅延回路、該遅延回路の
出力でオン−オフされる第２のトランジスタ、お工び電
源から少なくとも抵抗を介して、鋏１［２（１））ラン
ジスタのベースに接続されるカレント・ミラーＩＩＩを
各語選択信号線ごとに設け％ｌ［第２のトランジスタを
各ホールド線左電源の帰線側との間に介在させて電流ス
イッチな＆ｆｆＴることな特像とＴる半導体記憶！ＩＩ
ｌが提供される０ （６） 発明Ｑ）実施例 本発明の第１の実施例としての半導体記憶装置の回路図
が第３図に示される。本装置はマトリックス状に配列さ
れたメモリ七ルＭＣ，ワードドライバＷＤ、ホールド剛
定電流源であるホールド電流源−語線放電回路３を具備
する０メモリセルＭＣの内部回路は第１図のメ篭りセル
と同様であるので省略する０各メモリセルは行方向のワ
ード線ＷＬおよびホールドＩ［ＨＬ、列方向のビット糾
対。 ＢおＬびＢにＬり接続されている０ワードドライ／（Ｗ
Ｄの出力はワード線ＷＬにＩｌ＆され、ホールド４ＩＨ
Ｌはホールド電流源ＩＲに接続されるｅ語線放電回路３
はＩｌｌのトランジスタ３１％第２のトランジスタ３２
％第１の抵抗３３．第２の抵抗３４お１びカレン）−ミ
ラー回路３５ｔ−具備する。 カレント・ミラー回路３５はトランジスタ３４１シＬび
ダイオード３７から１１１Ｂ成される。ワード線ＷＬは
Ｆランジメタ３１Ｑ）ベースに接読され、該トランジス
タ３１のコレクタは電源Ｖｃ６へ接続されるロトランジ
ヌタ３１のエミッタは抵抗３３を介シてトランジスタ３
２０ペースン工びトランジスタ３６のコレクタへ接続さ
れるロトランジスタ３２のベースはキャパシタを介して
接地されるートランジスタ３２Ｑ】コレクタはホールド
ＭＨＬに、エミッタは抵抗な介して電源の帰線側へ接続
される。トランジスタ３６Ｑ）エミッタは電源の帰線側
へ接続されるｃトランジスタ３６のベースカラは２箇所
に分岐され、一方は抵抗３４お１びダイオードを介して
電源Ｖｃｃへ接続され、他方はダイオード３７な介して
電源Ｑ）帰線側へ＠ＩＩされる０次にこの装置の動作（
二ついて述べるＣ％１つのメモリセルＭＣは、ワードド
ライバＷＤの１つと図示せぬビットドライバの１つをオ
ンにして選択さレルロ選択されたメモ１１セルｔ’！Ｉ
［Ｔるワード線ＷＬは高レベルとなり、−纏放電回路３
のトランジスタ３１のベースに高レベルな印加する。ト
ランジスタ３１は導通状態となりトランジスタ３２のベ
ース電圧を上昇させるので、トランジスタ３２４導通状
態となり非選択状態のときメモリセルＭＣに流れている
ホールド電流源Ｉｌからの電流のほかに、トランジスタ
３２を通して概れる電流（＆１−が加わる仁とになり、
前述したようにワード線が選択状態から非選択の状１１
（：切換わるとき、その立下り時間の遅延を改善する〇 語線放電回路について詳述Ｔる。この回路は前述のｌｌ
ｌＩ２図の回路の工うに各トランジスタのエミッタが共
通に接続されていないから、ワード線ごとに独立であり
他の回路の動作の影響を受けない・電源電圧Ｖｃｃの変
動Ｃ＝対しても、カレント・ミラー回路３５ｔ’使用す
ることＣ：１０トランジスタ３２のベースに接続される
点（ａ点）の電位がＶｅｃの変動に対して変化せず一定
の値に保つことができ、放電電流Ｉ！１１１は電源電圧
の変動の影響を受けない。トランジスタ３６のベースに
接続される点ｖｂ点、トランジスタ３１のニオツタに接
続される点ｖｅ点、抵抗３４のＶｃｃｌｌｌの端子に接
続される点Ｖｄ点とすると、これらの間の電位差は次の
工うになる。 ｅ−ａ間の電位差１Ｖｃａとし、抵抗３３の抵抗−なＲ
１、抵抗３３に置れゐ電Ｒを１１．抵抗３４の抵抗値ｔ
’Ｒ２、抵抗３４（：ｆｉれる電ＩＥＶｉ２とすると、 Ｖｃａ＝ｉｌ・Ｒ１、 ｄ−ｂ間の電位差１に：ｖｄｂとし、ダイオードの順方
向電圧降下ｖｖ、とすると、 Ｖｄｂ＝１２ｓＲ２＝Ｖｃｃ−３％ となるａｆｉレント・オラ二回路にシいてはｉ２／ｉｌ
し、トランジスタのベース・エミッタ間の順方向電圧降
下ｔ’Ｖｌｌとすると、 ＶＢ ＝Ｖｃｅ −２％ｚ −ＶＣｔＡ１２・Ｒ２ となり％ｄＶａ／ｄｉｅ ｅを求めると、Ｖｅｅの羨勤
に左右されない条件となる口従って上式【満足する工う
にＲ１，Ｒ２の抵抗値お１びダイオ−）’３７．）ラン
ジスタ３６のエミッタ面積を決定すれば１％Ａ０ なお■線放電回＠Ｓにシけるトランジスタ３２のペース
回＠ｉ：ｌＩＩ絖されたキャパシタは遅延な起させるた
めのものであって、これＣ：１リワード線が非選択とな
り電位が低くなった俵もトランジスタ３２の放電な持続
することができる口１１４１１は本発明の第２の実施例
の要部回路図であり、−一放電（ロ）路の１つと、関連
するメモリ竜ルＭＣＩ’示し、他は省略しである。本実
施例においては第３図の一路に比べ、抵抗３３お工び３
４の代りにピンチ抵抗４３おＬび４４をそれぞれ用いる
点が異なるのみである。ピンチ抵抗の抵抗値は＃＋−製
造条件で製造されるトランジスタのｈｒｍが小さいとき
はピンチ抵抗値も小さく、ｈｙｚが大きいときはピンチ
抵抗値が大きく製造されるからトランジスタのｈ□の変
動によるトランジスタ４２Ｑ〕ベース電位Ｖａ の変動
Ｙ小さくＴることができる。 なおピンチ抵抗については、本発明者の一人の発明にな
る特願昭５６−０９７３８５号に記載されている。 第５図は本発明のＩｌ３の実施例の要部回路図であり、
語線放電（ロ）略の１つと関連ＴるメモリセルＭＣ’に
示し、他は省略しである。本実施例においては、１１３
図の回路に比べ、トランジスタ３２の代りにダーリント
ン接続されたトランジスタ５２【用いる点が異なるのみ
であろうこれ１：１す、トランジスタのｈＦｌに依存Ｔ
る影響が少なくできる口（７） 発明の効果 本発明に工わば、−作時の余裕縦がワード線ごとに独立
した、電源電圧変化にＬる影響の少ない断線放電（ロ）
路が得られ、それに１す了り竜スタイムの迅速な半導体
記憶ＶＩ智を得ることができるｅ
き、動作における余裕ｌがワード線ごとに独立し、かつ
電源電圧変動による影響の少ない語線放電回路な用いて
、アク竜スタイムの迅速な半導体記憶装置を得ることに
あゐ０（５） 発明の＃Ｐｋ取 本発明においては、語選択信号線からメモリセル１に通
してホールド線≦：常時ホールト亀ａ＋ｒａ丁静止型半
導体記憶ｔｉｌ１４ｍおいて、語選択信号線の電位変化
な検出するＩｌｌのトランジスタ％該第１のトランジス
タの出力す一足時間遅延させる遅延回路、該遅延回路の
出力でオン−オフされる第２のトランジスタ、お工び電
源から少なくとも抵抗を介して、鋏１［２（１））ラン
ジスタのベースに接続されるカレント・ミラーＩＩＩを
各語選択信号線ごとに設け％ｌ［第２のトランジスタを
各ホールド線左電源の帰線側との間に介在させて電流ス
イッチな＆ｆｆＴることな特像とＴる半導体記憶！ＩＩ
ｌが提供される０ （６） 発明Ｑ）実施例 本発明の第１の実施例としての半導体記憶装置の回路図
が第３図に示される。本装置はマトリックス状に配列さ
れたメモリ七ルＭＣ，ワードドライバＷＤ、ホールド剛
定電流源であるホールド電流源−語線放電回路３を具備
する０メモリセルＭＣの内部回路は第１図のメ篭りセル
と同様であるので省略する０各メモリセルは行方向のワ
ード線ＷＬおよびホールドＩ［ＨＬ、列方向のビット糾
対。 ＢおＬびＢにＬり接続されている０ワードドライ／（Ｗ
Ｄの出力はワード線ＷＬにＩｌ＆され、ホールド４ＩＨ
Ｌはホールド電流源ＩＲに接続されるｅ語線放電回路３
はＩｌｌのトランジスタ３１％第２のトランジスタ３２
％第１の抵抗３３．第２の抵抗３４お１びカレン）−ミ
ラー回路３５ｔ−具備する。 カレント・ミラー回路３５はトランジスタ３４１シＬび
ダイオード３７から１１１Ｂ成される。ワード線ＷＬは
Ｆランジメタ３１Ｑ）ベースに接読され、該トランジス
タ３１のコレクタは電源Ｖｃ６へ接続されるロトランジ
ヌタ３１のエミッタは抵抗３３を介シてトランジスタ３
２０ペースン工びトランジスタ３６のコレクタへ接続さ
れるロトランジスタ３２のベースはキャパシタを介して
接地されるートランジスタ３２Ｑ】コレクタはホールド
ＭＨＬに、エミッタは抵抗な介して電源の帰線側へ接続
される。トランジスタ３６Ｑ）エミッタは電源の帰線側
へ接続されるｃトランジスタ３６のベースカラは２箇所
に分岐され、一方は抵抗３４お１びダイオードを介して
電源Ｖｃｃへ接続され、他方はダイオード３７な介して
電源Ｑ）帰線側へ＠ＩＩされる０次にこの装置の動作（
二ついて述べるＣ％１つのメモリセルＭＣは、ワードド
ライバＷＤの１つと図示せぬビットドライバの１つをオ
ンにして選択さレルロ選択されたメモ１１セルｔ’！Ｉ
［Ｔるワード線ＷＬは高レベルとなり、−纏放電回路３
のトランジスタ３１のベースに高レベルな印加する。ト
ランジスタ３１は導通状態となりトランジスタ３２のベ
ース電圧を上昇させるので、トランジスタ３２４導通状
態となり非選択状態のときメモリセルＭＣに流れている
ホールド電流源Ｉｌからの電流のほかに、トランジスタ
３２を通して概れる電流（＆１−が加わる仁とになり、
前述したようにワード線が選択状態から非選択の状１１
（：切換わるとき、その立下り時間の遅延を改善する〇 語線放電回路について詳述Ｔる。この回路は前述のｌｌ
ｌＩ２図の回路の工うに各トランジスタのエミッタが共
通に接続されていないから、ワード線ごとに独立であり
他の回路の動作の影響を受けない・電源電圧Ｖｃｃの変
動Ｃ＝対しても、カレント・ミラー回路３５ｔ’使用す
ることＣ：１０トランジスタ３２のベースに接続される
点（ａ点）の電位がＶｅｃの変動に対して変化せず一定
の値に保つことができ、放電電流Ｉ！１１１は電源電圧
の変動の影響を受けない。トランジスタ３６のベースに
接続される点ｖｂ点、トランジスタ３１のニオツタに接
続される点ｖｅ点、抵抗３４のＶｃｃｌｌｌの端子に接
続される点Ｖｄ点とすると、これらの間の電位差は次の
工うになる。 ｅ−ａ間の電位差１Ｖｃａとし、抵抗３３の抵抗−なＲ
１、抵抗３３に置れゐ電Ｒを１１．抵抗３４の抵抗値ｔ
’Ｒ２、抵抗３４（：ｆｉれる電ＩＥＶｉ２とすると、 Ｖｃａ＝ｉｌ・Ｒ１、 ｄ−ｂ間の電位差１に：ｖｄｂとし、ダイオードの順方
向電圧降下ｖｖ、とすると、 Ｖｄｂ＝１２ｓＲ２＝Ｖｃｃ−３％ となるａｆｉレント・オラ二回路にシいてはｉ２／ｉｌ
し、トランジスタのベース・エミッタ間の順方向電圧降
下ｔ’Ｖｌｌとすると、 ＶＢ ＝Ｖｃｅ −２％ｚ −ＶＣｔＡ１２・Ｒ２ となり％ｄＶａ／ｄｉｅ ｅを求めると、Ｖｅｅの羨勤
に左右されない条件となる口従って上式【満足する工う
にＲ１，Ｒ２の抵抗値お１びダイオ−）’３７．）ラン
ジスタ３６のエミッタ面積を決定すれば１％Ａ０ なお■線放電回＠Ｓにシけるトランジスタ３２のペース
回＠ｉ：ｌＩＩ絖されたキャパシタは遅延な起させるた
めのものであって、これＣ：１リワード線が非選択とな
り電位が低くなった俵もトランジスタ３２の放電な持続
することができる口１１４１１は本発明の第２の実施例
の要部回路図であり、−一放電（ロ）路の１つと、関連
するメモリ竜ルＭＣＩ’示し、他は省略しである。本実
施例においては第３図の一路に比べ、抵抗３３お工び３
４の代りにピンチ抵抗４３おＬび４４をそれぞれ用いる
点が異なるのみである。ピンチ抵抗の抵抗値は＃＋−製
造条件で製造されるトランジスタのｈｒｍが小さいとき
はピンチ抵抗値も小さく、ｈｙｚが大きいときはピンチ
抵抗値が大きく製造されるからトランジスタのｈ□の変
動によるトランジスタ４２Ｑ〕ベース電位Ｖａ の変動
Ｙ小さくＴることができる。 なおピンチ抵抗については、本発明者の一人の発明にな
る特願昭５６−０９７３８５号に記載されている。 第５図は本発明のＩｌ３の実施例の要部回路図であり、
語線放電（ロ）略の１つと関連ＴるメモリセルＭＣ’に
示し、他は省略しである。本実施例においては、１１３
図の回路に比べ、トランジスタ３２の代りにダーリント
ン接続されたトランジスタ５２【用いる点が異なるのみ
であろうこれ１：１す、トランジスタのｈＦｌに依存Ｔ
る影響が少なくできる口（７） 発明の効果 本発明に工わば、−作時の余裕縦がワード線ごとに独立
した、電源電圧変化にＬる影響の少ない断線放電（ロ）
路が得られ、それに１す了り竜スタイムの迅速な半導体
記憶ＶＩ智を得ることができるｅ
第１図お１び観２図は従来雪の半導体記憶装置の回路図
９３図は本発明のＩｌｌの実施例としての半導体配憶
ｆ！置の回路図、第４図は本発明の第２の実施例の要部
回ＩＩ図、第！Ｓ図は本発明の第３の実ＩＩＩＡ例の要
部回路図である０ １．２．３・・・・・・語線放電回路、１１．ｒ ２．
２Ｌ２２・・・・・・トランジスタ、３１・・・・・・
第１のトランジスタ、３２・・・・・・第２のトランジ
スタ、３３・・・・・・第１の抵抗、３４・・・・・・
Ｉｌ２の抵抗、３５・・・・・・カレント・ミラー回路
、３６・・・・・・トランジスタ、３７・・・・・・ダ
イオード、４２・・・・・・第２のトランジスタ、４３
．４４・・・・・・ピンチ抵抗、５２・・・・・・ダー
リントン接続されたトランジスタ、Ｂ、Ｂ・・・・・・
ビット線、ＨＬ・・・・・・ホールド線％ Ｉｌ・・・
・・・ホールド電流源。 ＭＣ・・・・・・メモリセル、ＷＤ・・・・・・ワード
ドライバ、ＷＬ・・・・・・ワードＩ？つ 特許出緘人 富士通株式会社 特許出願代理人 ９Ｐ理士 宮 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
９３図は本発明のＩｌｌの実施例としての半導体配憶
ｆ！置の回路図、第４図は本発明の第２の実施例の要部
回ＩＩ図、第！Ｓ図は本発明の第３の実ＩＩＩＡ例の要
部回路図である０ １．２．３・・・・・・語線放電回路、１１．ｒ ２．
２Ｌ２２・・・・・・トランジスタ、３１・・・・・・
第１のトランジスタ、３２・・・・・・第２のトランジ
スタ、３３・・・・・・第１の抵抗、３４・・・・・・
Ｉｌ２の抵抗、３５・・・・・・カレント・ミラー回路
、３６・・・・・・トランジスタ、３７・・・・・・ダ
イオード、４２・・・・・・第２のトランジスタ、４３
．４４・・・・・・ピンチ抵抗、５２・・・・・・ダー
リントン接続されたトランジスタ、Ｂ、Ｂ・・・・・・
ビット線、ＨＬ・・・・・・ホールド線％ Ｉｌ・・・
・・・ホールド電流源。 ＭＣ・・・・・・メモリセル、ＷＤ・・・・・・ワード
ドライバ、ＷＬ・・・・・・ワードＩ？つ 特許出緘人 富士通株式会社 特許出願代理人 ９Ｐ理士 宮 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 ｌ１語選択信号線からメモリセルを通してホールド線に
常時ホールド電ｍＶ流丁靜止型半導体記１＋ 憶装置において、語選択信号線の電位変化な轡出てる第
４のトランジスタ、該Ｉｌｌのトランジスタの出力を一
足時間遅延させる遅延回路、該遅延回路の出力でオン・
オフされる第２のトランジスタ、お工び電源から少なく
とも抵抗を介して、該第２のトランジスタのペースに接
続されるカレント・ミラー回路【各語選択信号線ごとに
設け、＃第２のトランジスタを各ホールド線と電源の帰
線個との間に介在させて電流スイッチを構成することを
特徴と下る半導体記憶装置。 ２ 該遅延回路に設けらｎた第１の抵抗お工び該カレン
ト・ミラー回路に接続さｔ′Ｉに第２Ｃｂ抵抗は該第２
のトランジスタと隘１一工程で製−造されたピンチ抵抗
が用いられる特許請求の範囲第１項に記載の半導体Ｖ憶
装＠０ ３、 ＃第２のトランジスタはダーリントン接続され
たトランジスタが用いられる特許請求の範囲第１項また
は＠２項に記載の半導体記憶装置−
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203364A JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
| US06/449,768 US4520462A (en) | 1981-12-18 | 1982-12-14 | Semiconductor memory device |
| EP82306763A EP0082695B1 (en) | 1981-12-18 | 1982-12-17 | Semiconductor memory device |
| DE8282306763T DE3278894D1 (en) | 1981-12-18 | 1982-12-17 | Semiconductor memory device |
| IE3022/82A IE54332B1 (en) | 1981-12-18 | 1982-12-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203364A JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105483A true JPS58105483A (ja) | 1983-06-23 |
| JPS6052518B2 JPS6052518B2 (ja) | 1985-11-19 |
Family
ID=16472798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203364A Expired JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0082695B1 (ja) |
| JP (1) | JPS6052518B2 (ja) |
| DE (1) | DE3278894D1 (ja) |
| IE (1) | IE54332B1 (ja) |
Families Citing this family (9)
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-
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- 1981-12-18 JP JP56203364A patent/JPS6052518B2/ja not_active Expired
-
1982
- 1982-12-14 US US06/449,768 patent/US4520462A/en not_active Expired - Fee Related
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- 1982-12-17 EP EP82306763A patent/EP0082695B1/en not_active Expired
- 1982-12-20 IE IE3022/82A patent/IE54332B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0082695B1 (en) | 1988-08-10 |
| EP0082695A2 (en) | 1983-06-29 |
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| JPS6052518B2 (ja) | 1985-11-19 |
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