JPS58106868A - 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 - Google Patents
絶縁ゲ−ト型電界効果半導体装置及びその製造方法Info
- Publication number
- JPS58106868A JPS58106868A JP56203745A JP20374581A JPS58106868A JP S58106868 A JPS58106868 A JP S58106868A JP 56203745 A JP56203745 A JP 56203745A JP 20374581 A JP20374581 A JP 20374581A JP S58106868 A JPS58106868 A JP S58106868A
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- Japan
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- insulated gate
- type field
- source
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0156—Manufacturing their doped wells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果半導体装置、特ＫＭ工８
Ｆ Ｉ Ｔ （Ｍｅｔａｌ 工ｎ５ｕｌａｔｏｒ Ｆ
Ｌｅｌｄｌｆｆｅｃｔ Ｔｒａｎｓｔａｔｏｒ ）で構
成された相補ル＃−導体素子、及びその製造方法に関す
るものである。
Ｆ Ｉ Ｔ （Ｍｅｔａｌ 工ｎ５ｕｌａｔｏｒ Ｆ
Ｌｅｌｄｌｆｆｅｃｔ Ｔｒａｎｓｔａｔｏｒ ）で構
成された相補ル＃−導体素子、及びその製造方法に関す
るものである。
これまでのＯＭ ＯＥｌ （ｏｏｍｐｌ、ｍｅｎｔａｒ
ｙ Ｍ Ｏ８）によれば、ＩｐＨＬばＮ型シリコン基板
の一生Ｉｎ−に深いＰＩＩｉウェル會形成し、この昨工
ん内ＫＮチャネｘＭＩ８ＦＩＩＩＴｋ設けると共に、Ｎ
型シリコンの＠ＫＰチャネｐｂＭＸＨ１ｔｌＡＴｔ−股
ｔｊ？イ、Ｉ：＋。Ｌかし、このような０Ｍ０Ｂには次
の間組点かめるため、その高速化、高集横化轡を図る上
で限度かめることが分っている。
ｙ Ｍ Ｏ８）によれば、ＩｐＨＬばＮ型シリコン基板
の一生Ｉｎ−に深いＰＩＩｉウェル會形成し、この昨工
ん内ＫＮチャネｘＭＩ８ＦＩＩＩＴｋ設けると共に、Ｎ
型シリコンの＠ＫＰチャネｐｂＭＸＨ１ｔｌＡＴｔ−股
ｔｊ？イ、Ｉ：＋。Ｌかし、このような０Ｍ０Ｂには次
の間組点かめるため、その高速化、高集横化轡を図る上
で限度かめることが分っている。
（１）、製造条件上、ウニ凡の不純物５ｉｔｔ−１！ｋ
＜丁ることが離し％Ａため、コンダクタンスＣｇＭｋ＞
又はキャリアのモビリティが悪＜ｂｙ工８シ鴬ＴＯ高遍
化會図りに（い。
＜丁ることが離し％Ａため、コンダクタンスＣｇＭｋ＞
又はキャリアのモビリティが悪＜ｂｙ工８シ鴬ＴＯ高遍
化會図りに（い。
（２）、仁れに関連して、ウェル−拡散領域間の接合容
量が大きくなるから、動作スピードが低下してしまう。
量が大きくなるから、動作スピードが低下してしまう。
（３）、昨エルは比較的大きな面積１占めることから、
全体としての集ｅｘｅ上げるのが難しい。
全体としての集ｅｘｅ上げるのが難しい。
（４）、 Ｐｔｌ１ウエル内のＭ ＋ ｘｉｉ拡散ｆ
ｉｌ城−Ｐ脂つェル−Ｍ製基板関、及びＮｍ基板のＰ＋
型拡散伽動域１７１４基板−Ｐ型つェル関に、夫々ＮＰ
Ｍ及びＰＮＰ寄生トランジスタが形成され、この寄生ト
ランジスタに＠（ＰＭＰＭ賃イリスタ構造が異常電圧の
印加時に都通し易く、これにぶって一方の素子から他方
の素子へ電＃ｌが流れ込むいわゆるラッチアッグ構象か
生じ、耐圧を劣化させてしオう。
ｉｌ城−Ｐ脂つェル−Ｍ製基板関、及びＮｍ基板のＰ＋
型拡散伽動域１７１４基板−Ｐ型つェル関に、夫々ＮＰ
Ｍ及びＰＮＰ寄生トランジスタが形成され、この寄生ト
ランジスタに＠（ＰＭＰＭ賃イリスタ構造が異常電圧の
印加時に都通し易く、これにぶって一方の素子から他方
の素子へ電＃ｌが流れ込むいわゆるラッチアッグ構象か
生じ、耐圧を劣化させてしオう。
従って、本発明の１的は、上記の如き間組点を解消した
高速、高集積度、高耐圧のｌＡ縁ゲート脂１．、。
高速、高集積度、高耐圧のｌＡ縁ゲート脂１．、。
電界効果半導体装置ｔＩＩ供することＫあ磐、かりそう
した＃Ｐ専体装置を再現性良く作成可能な製造方法ｔ−
提供することｋある。
した＃Ｐ専体装置を再現性良く作成可能な製造方法ｔ−
提供することｋある。
以下、本発明１０ＭＯ８工ＯＫ適用した実ｊｔＩ鉤を図
ｇＫ）％Ａで詳細に述べる。
ｇＫ）％Ａで詳細に述べる。
盲ず第１図及び算２１について、本実施ガによる０Ｍ０
Ｉの構造會説明する。Ｍ＠シリコン基板１〇−主面に、
ＭＩ８Ｆ１ｅ丁のソース及びドレイン領域に対応する位
置に厚さｔｏｏｏムと比較的厚いｓｔｏ口ＩＩ２．３．
４．５が夫々設けられ、この８１０＝ｌｌ上に厚さ３０
００〜５０００ＡＯＩＩ！１！シｊｊ：ｙン層６及びｐ
ｇシリコン層７が夫々形成されている。１１り、これら
のシ９＝ｒン層を分−するためにフィーんド絶緻１１８
０が選択的に形成畜れ、そＯ澱Ｉｉにおいて上記８１０
１１１２〜５と連設せしめられている。Ｍ＠シリコン層
６では、１１１０ｍ＃２及び３上にｔ＋麿ソース儂域８
及びドレイ／１１域９か形ｌＥ畜れ、これら内書域間の
ゲート酸化劇１０上には多―蟲１／９１ンＯゲート電＠
１１が設けられてｖ％ａ、−万、ｐＨ＆ｌ：ｓｙ層７て
は、８１０゜馬番及び尋上９７１１：、Ｍ ＠ドレイ
ン領域１２及びソース参域１３が形成され、これら内領
域間のゲート酸化１１１０上には多結晶シリコンのゲー
ト電極１４か設けられている。なお、１５は多結晶シリ
コンの表向酸化躾、ｔａｒｔ層間絶縁聞納してのりンシ
リケートガラス躾である。ガラス１１１６１通して設け
た各コンタクトホールを介し、各アルミニウム配［１７
，１８，１９が夫々設けられ、夏チャネルＭ１１１Ｐ］
＠７２ＧとＰチャネＡＭ１８？ｍテ゛ ２１とが公知の
配線形式で＊＊されることによって０Ｍ０Ｂが構成され
る。
Ｉの構造會説明する。Ｍ＠シリコン基板１〇−主面に、
ＭＩ８Ｆ１ｅ丁のソース及びドレイン領域に対応する位
置に厚さｔｏｏｏムと比較的厚いｓｔｏ口ＩＩ２．３．
４．５が夫々設けられ、この８１０＝ｌｌ上に厚さ３０
００〜５０００ＡＯＩＩ！１！シｊｊ：ｙン層６及びｐ
ｇシリコン層７が夫々形成されている。１１り、これら
のシ９＝ｒン層を分−するためにフィーんド絶緻１１８
０が選択的に形成畜れ、そＯ澱Ｉｉにおいて上記８１０
１１１２〜５と連設せしめられている。Ｍ＠シリコン層
６では、１１１０ｍ＃２及び３上にｔ＋麿ソース儂域８
及びドレイ／１１域９か形ｌＥ畜れ、これら内書域間の
ゲート酸化劇１０上には多―蟲１／９１ンＯゲート電＠
１１が設けられてｖ％ａ、−万、ｐＨ＆ｌ：ｓｙ層７て
は、８１０゜馬番及び尋上９７１１：、Ｍ ＠ドレイ
ン領域１２及びソース参域１３が形成され、これら内領
域間のゲート酸化１１１０上には多結晶シリコンのゲー
ト電極１４か設けられている。なお、１５は多結晶シリ
コンの表向酸化躾、ｔａｒｔ層間絶縁聞納してのりンシ
リケートガラス躾である。ガラス１１１６１通して設け
た各コンタクトホールを介し、各アルミニウム配［１７
，１８，１９が夫々設けられ、夏チャネルＭ１１１Ｐ］
＠７２ＧとＰチャネＡＭ１８？ｍテ゛ ２１とが公知の
配線形式で＊＊されることによって０Ｍ０Ｂが構成され
る。
上記の如くに構成された０Ｍ０ＩＩＫよれば、基板ｌ上
に各シリコン層６．７を設け、この中に各１１？のソー
ス及びドレイン領域を形成して−るか、両シリコン層６
％７共に同−Ｓさてあって選択的な不純物拡散により夫
々Ｍ！ｍ化及びｐＨ化することが可能で弗る。従って、
従来の構造のように深いＰ履つェルｔ−拡散形成するこ
とｔ要しないＴｈｅ、％ＫｐＨ層７の不純物ＳＩｌ！を
低くコントミールすることが移易となｐ、その分中ヤリ
アの毫ビリティか同上してｓａｔかせぐ仁とかでき、高
−遍一作を行なわせることができる。しかもこの場合、
ソース及びドレイン領域は比較的厚い８１０ＩＩＩ２〜
８によって基板１から分離されているため１、ｌ１ｉ４
［１との聞Ｏ答量が大幅に小さくなっている（ＩＩ＆容
量の約１／３）上Ｋ、各ソース及ヒトレイン領域のなす
ＰＭｌｌ会は外霧万にしか形成されていない。この結果
、接合容量を含む全体としての容量（寄生容量）を小名
（できるから、容量分に基（遷延時間【短かくして動作
の高速化に図れる。
に各シリコン層６．７を設け、この中に各１１？のソー
ス及びドレイン領域を形成して−るか、両シリコン層６
％７共に同−Ｓさてあって選択的な不純物拡散により夫
々Ｍ！ｍ化及びｐＨ化することが可能で弗る。従って、
従来の構造のように深いＰ履つェルｔ−拡散形成するこ
とｔ要しないＴｈｅ、％ＫｐＨ層７の不純物ＳＩｌ！を
低くコントミールすることが移易となｐ、その分中ヤリ
アの毫ビリティか同上してｓａｔかせぐ仁とかでき、高
−遍一作を行なわせることができる。しかもこの場合、
ソース及びドレイン領域は比較的厚い８１０ＩＩＩ２〜
８によって基板１から分離されているため１、ｌ１ｉ４
［１との聞Ｏ答量が大幅に小さくなっている（ＩＩ＆容
量の約１／３）上Ｋ、各ソース及ヒトレイン領域のなす
ＰＭｌｌ会は外霧万にしか形成されていない。この結果
、接合容量を含む全体としての容量（寄生容量）を小名
（できるから、容量分に基（遷延時間【短かくして動作
の高速化に図れる。
ｔた、従来の構造のようＫＰ［ウェル會形成してはいな
いから、そのウェル分の面積やソース及びドレイン領域
との位置会せ等を考慮する必要がなく、このために集＊
ｔｔ高めることができる。
いから、そのウェル分の面積やソース及びドレイン領域
との位置会せ等を考慮する必要がなく、このために集＊
ｔｔ高めることができる。
これに加えて、各ソース及びドレイン慟域下には＃１Ｇ
、ｌ１２〜５が存在していて、Ｐ夏接縫は各ソース及び
ドレイン領域の−１にしかｙ＃成されていないから、−
万の１１テＯノーヌードレイン領域と他方ＯνＩＴのソ
ース・ドレイン領域との距離が公知の０Ｍ０Ｂよりもず
っと長くなっている。
、ｌ１２〜５が存在していて、Ｐ夏接縫は各ソース及び
ドレイン領域の−１にしかｙ＃成されていないから、−
万の１１テＯノーヌードレイン領域と他方ＯνＩＴのソ
ース・ドレイン領域との距離が公知の０Ｍ０Ｂよりもず
っと長くなっている。
このため、既述した如きＰ）ＴＰ又は１２１Ｗ生トラン
ジスタの電流増幅率ｈν１か小さくなり、既述し−たラ
ッチアップ魂象か生じ難いから、耐圧劣化による素子破
壊會防止することができる。
ジスタの電流増幅率ｈν１か小さくなり、既述し−たラ
ッチアップ魂象か生じ難いから、耐圧劣化による素子破
壊會防止することができる。
Ｉ！ｒｔ＊、！＜上記ＰチャネＡＭ［Ｆｌ’Ｊ’冑では
、ｌ型シリ５７層６と基板ｌと１−１１ｔ、ているので
、電流分として薔与しないキャリアがシリコン層６から
基板ｌへと１！１に抜けることになる。
、ｌ型シリ５７層６と基板ｌと１−１１ｔ、ているので
、電流分として薔与しないキャリアがシリコン層６から
基板ｌへと１！１に抜けることになる。
このため、シリコン層６の電位を安定１ｃ保持でき、そ
の変動ｉ小さくすることかできる。これに対し、公仰の
１ｉ１’０８ （［１ｉｃｏｎ Ｏｎ ８ａｐｐｈｉｒ
ｅ ）構造に従って、サファイア基板上ＫＭＩ８１１テ
管形成した場診には、そのＷＥＴのチャネル像域での上
記の如きキャリアはサファイア基板貴へ抜けることがで
きず、チャネル像域の電位変動が大きくなってしまう。
の変動ｉ小さくすることかできる。これに対し、公仰の
１ｉ１’０８ （［１ｉｃｏｎ Ｏｎ ８ａｐｐｈｉｒ
ｅ ）構造に従って、サファイア基板上ＫＭＩ８１１テ
管形成した場診には、そのＷＥＴのチャネル像域での上
記の如きキャリアはサファイア基板貴へ抜けることがで
きず、チャネル像域の電位変動が大きくなってしまう。
なお、第１図及びｍ２ｔｌＡＫ示した０Ｍ０Ｂ構造は、
第３図及び纂４１１ｇの如くに一鄭度更してもよい。
第３図及び纂４１１ｇの如くに一鄭度更してもよい。
ｌｌｌＮ３図によれば、ｆｌｌえばＰｆヤネルＭ工８１
１テにおいて、上記の８１０．＠２．３ｔより短かくし
、Ｐ＋朧ソースｌＩ賊８及びドレイン９域９１基板１負
へ部分的にはみ出させている。このようＫしても、第２
図の構造よりもＩＩＩ会容量は幾分大きくなるが、同様
の効果が得られることが珈解されよう。
１テにおいて、上記の８１０．＠２．３ｔより短かくし
、Ｐ＋朧ソースｌＩ賊８及びドレイン９域９１基板１負
へ部分的にはみ出させている。このようＫしても、第２
図の構造よりもＩＩＩ会容量は幾分大きくなるが、同様
の効果が得られることが珈解されよう。
ｌｌ４ｔｊｌＪによれば、ガえばＰチャネルＭ工８ＦＭ
Ｔにおいて、ドレイン１域９下の６１ｏト膜３Ｆｉ第２
図と同様に設けるが、ソース働竣８＠の８１０１誤２Ｆ
ｉ全く形成しないようＫしている。この場＆には、ドレ
イン領域９には高電圧か加わるために基板ｌとの関に生
じる寄生容量會なくす上で５ｔｏｌ膜３が必要であるが
、ソース領域８の万はそうした対蒙は不費であるから８
１０１膜２Ｆｉ必ずしも必要ではない。しかも、ドレイ
ン儂域９は高電圧の印加によって既述した寄生トランジ
スタのトリガ榔となｐ得ることもあって、図示の如（Ｋ
ＩＩＩＯ１ａＳｔ＊けてＰＭＩＩＩ会【置方にのみ形成
することが必要でめゐ。なお、ドレイン儂域９１１Ｍの
８ｔｏｌ膜３の存在によってそこから空乏層が伸び難く
なっているので、シｌ−トチャネル化した場縫ＫＭ工８
１鳳！のしきい線電圧Ｖｔｈの低下１防いで比較的高い
＠に保持でき、高ｖｔｈ化の要求【充たすこと力１でき
る。
Ｔにおいて、ドレイン１域９下の６１ｏト膜３Ｆｉ第２
図と同様に設けるが、ソース働竣８＠の８１０１誤２Ｆ
ｉ全く形成しないようＫしている。この場＆には、ドレ
イン領域９には高電圧か加わるために基板ｌとの関に生
じる寄生容量會なくす上で５ｔｏｌ膜３が必要であるが
、ソース領域８の万はそうした対蒙は不費であるから８
１０１膜２Ｆｉ必ずしも必要ではない。しかも、ドレイ
ン儂域９は高電圧の印加によって既述した寄生トランジ
スタのトリガ榔となｐ得ることもあって、図示の如（Ｋ
ＩＩＩＯ１ａＳｔ＊けてＰＭＩＩＩ会【置方にのみ形成
することが必要でめゐ。なお、ドレイン儂域９１１Ｍの
８ｔｏｌ膜３の存在によってそこから空乏層が伸び難く
なっているので、シｌ−トチャネル化した場縫ＫＭ工８
１鳳！のしきい線電圧Ｖｔｈの低下１防いで比較的高い
＠に保持でき、高ｖｔｈ化の要求【充たすこと力１でき
る。
なお、第４図においては、一点鎖−で示すようｆｆ８１
０．膜３ｔｌｌ！に伸ばし、かつソース参域８下にもｓ
ｔｏ、ｌ［２を部分的に般けてもよい。また、二点鎖■
で示すようＫａＬＯ，＠３ｆ更に伸ばす（８１０＊１Ｉ
２ｔｌなし）ようにすれば、上記に比べてより効果か大
きくなる。
０．膜３ｔｌｌ！に伸ばし、かつソース参域８下にもｓ
ｔｏ、ｌ［２を部分的に般けてもよい。また、二点鎖■
で示すようＫａＬＯ，＠３ｆ更に伸ばす（８１０＊１Ｉ
２ｔｌなし）ようにすれば、上記に比べてより効果か大
きくなる。
次く、纂２図に示したＯＮα８の製造方法を纂５図につ
いて説明するが、第３図及び纂番図の構造−同様に作成
可能である。
いて説明するが、第３図及び纂番図の構造−同様に作成
可能である。
普ず第５ム図のように、Ｍ［シリコン基板ｌの一主面に
、熱酸化技術によって８１０．１全面に成長させ、 Ｉ
！＆［フォトエツチング技術でソース及びドレイン像域
に対応する位＠にのみ［０，９２〜５′を夫々残す。
、熱酸化技術によって８１０．１全面に成長させ、 Ｉ
！＆［フォトエツチング技術でソース及びドレイン像域
に対応する位＠にのみ［０，９２〜５′を夫々残す。
次いでＩＥ５Ｂ図のように、化学的気相成長技術（ＯＶ
Ｄ）［よって全面に多結晶シリコン層３０を犀さ３００
０〜５ｏｏｏＸに析出させる。しかる後、例えばルビー
レーザーによるレーザー光３１ｔ−ｇＸ／ｃｄＯエネル
ギーで照射してレーザーアニールを施すか、或いＦｉガ
えば１０００〜１１００℃で１〜数時間、不活性雰囲気
中で高温熱処＠會施すことによって、多結晶シリコン層
３０全体を箒結晶シリコンに変換させる。この檗結晶シ
リコンはすべて、基板１上でエピタキシャル的に成長す
る。
Ｄ）［よって全面に多結晶シリコン層３０を犀さ３００
０〜５ｏｏｏＸに析出させる。しかる後、例えばルビー
レーザーによるレーザー光３１ｔ−ｇＸ／ｃｄＯエネル
ギーで照射してレーザーアニールを施すか、或いＦｉガ
えば１０００〜１１００℃で１〜数時間、不活性雰囲気
中で高温熱処＠會施すことによって、多結晶シリコン層
３０全体を箒結晶シリコンに変換させる。この檗結晶シ
リコンはすべて、基板１上でエピタキシャル的に成長す
る。
次いでｗ４５０図のように、上記の如くに得られた単結
晶シリコン層３２０表面を熱鹸化して薄い保１１［（ｉ
Ｄ８１０．躾３３【形ＩＥＬ、更ＶＣソ（ＤよＫ ＣＶ
Ｄで８ＬｓＮ、ｔ−堆積場ぜてからフォトエツチング技
術でパターニングして耐酸化マスクとしてのｓｔｅｍ、
瞑ｓ４．３５１５１丁。
晶シリコン層３２０表面を熱鹸化して薄い保１１［（ｉ
Ｄ８１０．躾３３【形ＩＥＬ、更ＶＣソ（ＤよＫ ＣＶ
Ｄで８ＬｓＮ、ｔ−堆積場ぜてからフォトエツチング技
術でパターニングして耐酸化マスクとしてのｓｔｅｍ、
瞑ｓ４．３５１５１丁。
次いでｌ１５Ｄ１ｇｌのようＫｖＬＯＯＯ８（ＬＯａａ
ｌＯＸｉａａｔｉＯｎ ｏｆ ８ＬｌｉｏＯｎ ）技＠
にぶる熱鹸化で１１１ｓＭａ＠３４．３５以外の＠域に
フィールド絶縁ｌＡ（ｇｉｎｓｇ’）８０１遥択的に成
長させる。このフィールド絶縁に８０は単結晶シリコン
層３２【貫通して基板ＩＫ達するために、単結晶シリコ
ン層３２は各素子領域に分離される。
ｌＯＸｉａａｔｉＯｎ ｏｆ ８ＬｌｉｏＯｎ ）技＠
にぶる熱鹸化で１１１ｓＭａ＠３４．３５以外の＠域に
フィールド絶縁ｌＡ（ｇｉｎｓｇ’）８０１遥択的に成
長させる。このフィールド絶縁に８０は単結晶シリコン
層３２【貫通して基板ＩＫ達するために、単結晶シリコ
ン層３２は各素子領域に分離される。
次いでＩＩＥ５１図のように％ Ｂ１畠Ｎ４１１３４．
３５及びａｉｏ＊ｌ［３３１エツチングで除去した後、
−万の素子慟域上ｔマスタ（例えばフォトレジスト）３
６でａ％Ａ、この軟線でガえばイオン打込み技術によっ
てヒ素又はリンを単結晶シリコン層３２に導入し、Ｎｆ
ｆ１ｌシリコン層６に選択的に形成する。
３５及びａｉｏ＊ｌ［３３１エツチングで除去した後、
−万の素子慟域上ｔマスタ（例えばフォトレジスト）３
６でａ％Ａ、この軟線でガえばイオン打込み技術によっ
てヒ素又はリンを単結晶シリコン層３２に導入し、Ｎｆ
ｆ１ｌシリコン層６に選択的に形成する。
次いで＊ｓｙｗＪのように、他方の単結晶シリコン層３
２に上記と同ＩＩＫボロンを導入してＰ烏シリコン層７
ｔ：ａｌ択的に形成してから、全ｉ１に熱酸化してゲー
ト絶縁ｓｔｏｗ形成し、ＩＫＯＶＤで全面に成長させた
多結晶シリコンｔフォトエツチングでバターニングして
ゲート電極形状の多結晶シリコンＪｌｌ１１１．１４を
形成する。
２に上記と同ＩＩＫボロンを導入してＰ烏シリコン層７
ｔ：ａｌ択的に形成してから、全ｉ１に熱酸化してゲー
ト絶縁ｓｔｏｗ形成し、ＩＫＯＶＤで全面に成長させた
多結晶シリコンｔフォトエツチングでバターニングして
ゲート電極形状の多結晶シリコンＪｌｌ１１１．１４を
形成する。
次いで第５Ｇ図のように、熱酸化で多結晶シリプン層ｉ
ｔ、ｔａの表面に８１０１０５を形成してから全面に薄
い８１ｓＭａｌＫａｏｖｔ堆積り、 ？！ｍｌ’リコン
層７１１ｔｆｆスタ（ｉＦＩｌえばｏｗｎ−ｓｔｏ虐膜
）３７で傍い、この状Ｉでボロンのイオンビーム３８ｔ
−照射してＭｆＩｉシリコン層６に対してボロン會遺択
的に打込む。これによって、多結晶シリコン層１１及び
フィールド５ｉＯｓｌ［８のマスク作用で、Ｐ＋朧ソー
ス領域８及びドレイン領域９が上記８１０ ＊ ＩＩ
２．３上に自己整合的に夫々形成される。
ｔ、ｔａの表面に８１０１０５を形成してから全面に薄
い８１ｓＭａｌＫａｏｖｔ堆積り、 ？！ｍｌ’リコン
層７１１ｔｆｆスタ（ｉＦＩｌえばｏｗｎ−ｓｔｏ虐膜
）３７で傍い、この状Ｉでボロンのイオンビーム３８ｔ
−照射してＭｆＩｉシリコン層６に対してボロン會遺択
的に打込む。これによって、多結晶シリコン層１１及び
フィールド５ｉＯｓｌ［８のマスク作用で、Ｐ＋朧ソー
ス領域８及びドレイン領域９が上記８１０ ＊ ＩＩ
２．３上に自己整合的に夫々形成される。
次いで第６Ｈ図のように、今度はＰｉｌｌシリコン層７
に対して上記と同様にしてヒ素又はりンを選択的に打込
み、ＭＩＩ！ドレイン領域１２及びソース１域ｔＳｔ上
記８１０■瞑４．５上に夫々形成する。ＩＫ、マスク３
７と８１１Ｎ４哄４０ｔ−除去した螢全面ＫＯＶＤてリ
ンシリケートガラス１１１６１ｒ析出さぜ、そしてフォ
トエツチングでガフス［１１６を通して各コンタクトホ
ールを形成した後、真空蒸着技術で付着させたアＡｆニ
ウム【フォトエツチングてバターニングして第２図に示
した各アルｉｘウム配＠！１７〜１９１夫々形成する。
に対して上記と同様にしてヒ素又はりンを選択的に打込
み、ＭＩＩ！ドレイン領域１２及びソース１域ｔＳｔ上
記８１０■瞑４．５上に夫々形成する。ＩＫ、マスク３
７と８１１Ｎ４哄４０ｔ−除去した螢全面ＫＯＶＤてリ
ンシリケートガラス１１１６１ｒ析出さぜ、そしてフォ
トエツチングでガフス［１１６を通して各コンタクトホ
ールを形成した後、真空蒸着技術で付着させたアＡｆニ
ウム【フォトエツチングてバターニングして第２図に示
した各アルｉｘウム配＠！１７〜１９１夫々形成する。
仁のようにして０Ｍ０Ｉｉｌ＆！造するプロ七スは、以
下に述べる幾つかの刹点を有している。
下に述べる幾つかの刹点を有している。
まず、第５１図及び３１１５１図のニーにシいて。
ソース及びドレイン１域の位ｇＫａｉｏ＝娯２〜５を予
め残した伏動で堆＊Ｓせ次多細晶シリコン３０を単結晶
シリコン３２に＆換させ、この単結晶シリコン３２ＫＭ
工８１１Ａテを形成しているから、従来の０Ｍ０１３の
製造方法とは根本的に異なってｐＨウェルの拡散が不要
である上に、各単結晶シリコン３２への不純物導入をコ
ントロール良く行なえる。従って、上述した如き高速、
高集積置の（Ｉｌｌ性の良い０Ｍ０８Ｙｒ再現性良く作
成できる。
め残した伏動で堆＊Ｓせ次多細晶シリコン３０を単結晶
シリコン３２に＆換させ、この単結晶シリコン３２ＫＭ
工８１１Ａテを形成しているから、従来の０Ｍ０１３の
製造方法とは根本的に異なってｐＨウェルの拡散が不要
である上に、各単結晶シリコン３２への不純物導入をコ
ントロール良く行なえる。従って、上述した如き高速、
高集積置の（Ｉｌｌ性の良い０Ｍ０８Ｙｒ再現性良く作
成できる。
この揚台、ソース及びドレイン領域は上記８１０゜１１
２〜５上に選択的に形成できるから、基板との間の寄生
容量を小さくできる。しかも、８ＬＯｓｉｌ１２〜Ｓａ
ンース及びドレイン＠賊の位置にのみ形成すればよく、
これら肉―域は微細パターン化に伴なって占１！面積が
小さいことから１次Ｋｗｔ長寧せた多結晶シリコン３ｏ
と基板ｌとの接着面積を充分大きくとれる。このため、
単結晶化時に基板１上に単結晶シリコンがエビ！キシャ
ル成長し易くなり１本結晶シリコン層３２會Ｗ１実に形
成できる。
２〜５上に選択的に形成できるから、基板との間の寄生
容量を小さくできる。しかも、８ＬＯｓｉｌ１２〜Ｓａ
ンース及びドレイン＠賊の位置にのみ形成すればよく、
これら肉―域は微細パターン化に伴なって占１！面積が
小さいことから１次Ｋｗｔ長寧せた多結晶シリコン３ｏ
と基板ｌとの接着面積を充分大きくとれる。このため、
単結晶化時に基板１上に単結晶シリコンがエビ！キシャ
ル成長し易くなり１本結晶シリコン層３２會Ｗ１実に形
成できる。
１＋、上記ａｔｏ、＠２〜５を予めソース及びドレイン
領域の位置に残しているから、第５０図〜１１５Ｈ図（
２）ＬＯＯＯＥｌ＆びＭＩ８Ｆ］ＩＩＴＯ作成工穆にお
いて、素子分離用のフィーｈド絶縁膜をはじめ、ソース
及びドレインｉｔ＋塚’ｔ−所望の位置に夫々選択的に
形成することができる。
領域の位置に残しているから、第５０図〜１１５Ｈ図（
２）ＬＯＯＯＥｌ＆びＭＩ８Ｆ］ＩＩＴＯ作成工穆にお
いて、素子分離用のフィーｈド絶縁膜をはじめ、ソース
及びドレインｉｔ＋塚’ｔ−所望の位置に夫々選択的に
形成することができる。
以上、本発明ｔ−ガ示したが、上述の実施ＩＦｉｌは本
発明の技術的思想に基いて更に変形か可能である。
発明の技術的思想に基いて更に変形か可能である。
例ｔば、５ｔｏｌ＠ｚ〜５のパターンは様々に変更して
よいし、その厚みも寄生容量を抑え得る範囲で変化させ
てよい。また、ゲート電極の材質は多結晶シリコンに隔
らス、モリブデン、タンタル、タングステン等の高融点
金属又はそのシリサイドからなっていてよい。また、製
造工１に関し、多結晶シリコン３０に代見て非晶質（ア
モ＾ファス）シリコンを堆積させ、これｔ−Ｃ結晶化し
てもよい。
よいし、その厚みも寄生容量を抑え得る範囲で変化させ
てよい。また、ゲート電極の材質は多結晶シリコンに隔
らス、モリブデン、タンタル、タングステン等の高融点
金属又はそのシリサイドからなっていてよい。また、製
造工１に関し、多結晶シリコン３０に代見て非晶質（ア
モ＾ファス）シリコンを堆積させ、これｔ−Ｃ結晶化し
てもよい。
これらの堆積方法は上述したＯＶＤ以外に真空蒸着技術
によってもよい。また、上述のガでは、特ＫＭＪＩＩシ
リコン層６は基板ｌからの不純物のドーピングて形成さ
れ得るので、第５１ｔＩＡＫ示した不祠物導入工１ｉｌ
は必ずしもＩｆｌＩ＊ではな＾。その他、各不純物の導
入方法として、気相拡散技術、イオン打込み技術等から
選択して採用することができ第 ３ 図 第 ４１￥！ 第５ＡＩ￥ｌ 第５３１ ？！ 第５ Ｃｒ２１ 第５Ｄ図 第５Ｅ図 第５Ｆ図 第５Ｑ図 ｔ 第５Ｈ図
によってもよい。また、上述のガでは、特ＫＭＪＩＩシ
リコン層６は基板ｌからの不純物のドーピングて形成さ
れ得るので、第５１ｔＩＡＫ示した不祠物導入工１ｉｌ
は必ずしもＩｆｌＩ＊ではな＾。その他、各不純物の導
入方法として、気相拡散技術、イオン打込み技術等から
選択して採用することができ第 ３ 図 第 ４１￥！ 第５ＡＩ￥ｌ 第５３１ ？！ 第５ Ｃｒ２１ 第５Ｄ図 第５Ｅ図 第５Ｆ図 第５Ｑ図 ｔ 第５Ｈ図
Claims (1)
- 【特許請求の範囲】 １、少なくともドレイン領域管形成すべき位置において
牛導捧基体上に絶縁膜が設けられ、この絶縁１１ｔｊＦ
して前記牛導体基体上に形成された半導体層がこの半導
体層を厚み方向Ｅｌ通した絶縁物層によって素子伽域に
分離され、所定の素子餉域内Ｋをいて前記牛１１陣層に
絶縁ゲート型電界効釆トランジスタのソース及びドレイ
ン動域が前記絶縁−の少なくとも上部に位置せしめられ
ている仁と會特黴とする絶縁ゲート型電界効果牛導体ｉ
ｉ＊。 ２、少なくともドレイン領域管形成すべき位ＩＩにおい
て＃Ｐｓ体基体上体上縁膜を形成するニーと、このＪ１
！縁＃を介して前記牛魯体基体上に多結晶半導体層を一
橡に形帆するニーと、この多結晶千勢体層管拳結晶牛導
体層に変換せしめる１柳と、この単結晶牛昏体層ｔその
厚与方向に貫通さ？た絶縁管層によって素子動域に分離
する王権と、少なくともドレイン伽域が前記絶縁膜の少
なくとも上部に位置するように所定の素子像域内の前配
檗結晶手導体層に不純＊１−導入してソース及びドレイ
ン領域ｖｃ＊、ｈ形成するｌ１とを有すること管特徴と
する絶縁ゲート型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203745A JPS58106868A (ja) | 1981-12-18 | 1981-12-18 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203745A JPS58106868A (ja) | 1981-12-18 | 1981-12-18 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106868A true JPS58106868A (ja) | 1983-06-25 |
Family
ID=16479141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203745A Pending JPS58106868A (ja) | 1981-12-18 | 1981-12-18 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143253A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置およびその製造方法 |
| US4862232A (en) * | 1986-09-22 | 1989-08-29 | General Motors Corporation | Transistor structure for high temperature logic circuits with insulation around source and drain regions |
| US5043778A (en) * | 1986-08-11 | 1991-08-27 | Texas Instruments Incorporated | Oxide-isolated source/drain transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236982A (en) * | 1975-09-18 | 1977-03-22 | Matsushita Electric Ind Co Ltd | Process for production of mos type semiconductor integrated circuit de vices |
| JPS5244579A (en) * | 1975-10-06 | 1977-04-07 | Matsushita Electric Ind Co Ltd | Process for production of mos type semiconductor device |
| JPS5686184A (en) * | 1979-12-17 | 1981-07-13 | Kyowa Hakko Kogyo Co Ltd | Novel mitomycin c derivative |
-
1981
- 1981-12-18 JP JP56203745A patent/JPS58106868A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236982A (en) * | 1975-09-18 | 1977-03-22 | Matsushita Electric Ind Co Ltd | Process for production of mos type semiconductor integrated circuit de vices |
| JPS5244579A (en) * | 1975-10-06 | 1977-04-07 | Matsushita Electric Ind Co Ltd | Process for production of mos type semiconductor device |
| JPS5686184A (en) * | 1979-12-17 | 1981-07-13 | Kyowa Hakko Kogyo Co Ltd | Novel mitomycin c derivative |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4862232A (en) * | 1986-09-22 | 1989-08-29 | General Motors Corporation | Transistor structure for high temperature logic circuits with insulation around source and drain regions |
| JPH01143253A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置およびその製造方法 |
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