JPS6217867B2 - - Google Patents
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- JPS6217867B2 JPS6217867B2 JP56065030A JP6503081A JPS6217867B2 JP S6217867 B2 JPS6217867 B2 JP S6217867B2 JP 56065030 A JP56065030 A JP 56065030A JP 6503081 A JP6503081 A JP 6503081A JP S6217867 B2 JPS6217867 B2 JP S6217867B2
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、MOS型半導体装置の製造方法に関
し、特に素子間分離工程を改良したMOS型半導
体装置の製造方法に係わる。
し、特に素子間分離工程を改良したMOS型半導
体装置の製造方法に係わる。
周知の如く、半導体装置においては半導体基板
の素子領域を分離するためのフイールド領域を形
成する工程が行なわれている。特に、最近の半導
体装置の高密度化、高集積化に伴ないフイールド
領域の微細化技術の確立等が要望されている。
の素子領域を分離するためのフイールド領域を形
成する工程が行なわれている。特に、最近の半導
体装置の高密度化、高集積化に伴ないフイールド
領域の微細化技術の確立等が要望されている。
ところで、従来の素子間分離法としては、一般
に選択酸化法が採用されているが、フイールド酸
化膜が素子領域に喰い込む、いわゆるバーズピー
ク等を生じ、微細化に向かない欠点があつた。
に選択酸化法が採用されているが、フイールド酸
化膜が素子領域に喰い込む、いわゆるバーズピー
ク等を生じ、微細化に向かない欠点があつた。
このようなことから、本出願人は微細化技術に
適した素子間分離法を提案した。これを、MOS
トランジスタを例にして第１図ａ〜ｆを参照し以
下に説明する。
適した素子間分離法を提案した。これを、MOS
トランジスタを例にして第１図ａ〜ｆを参照し以
下に説明する。
(i) まず、第１図ａに示すように高抵抗のp-型
シリコン基板１を1000℃のウエツト酸素雰囲気
中で熱酸化して例えば厚さ5000Åの熱酸化膜２
（絶縁膜）を成長させた後、全面にフオトレジ
スト膜を塗布し、写真蝕刻法により素子領域を
覆うレジストパターン３を形成する。
シリコン基板１を1000℃のウエツト酸素雰囲気
中で熱酸化して例えば厚さ5000Åの熱酸化膜２
（絶縁膜）を成長させた後、全面にフオトレジ
スト膜を塗布し、写真蝕刻法により素子領域を
覆うレジストパターン３を形成する。
(ii) 次いで、レジストパターン３をマスクとして
フイールド反転防止用不純物であるボロンを加
速電圧200keV、ドーズ量１×1013／cm2の条件
で熱酸化膜２を通して基板１に選択的にイオン
注入してp+型反転防止層４を形成した後、全
面に厚さ2000ÅのAl被膜を真空蒸着する。こ
の時、第１図ｂに示す如くレジストパターン３
上のAl被膜５１と熱酸化膜２上のAl被膜５２
とに分離される。つづいて、レジストパターン
３を除去してその上のAl被膜５１をリフトオ
フし、素子分離領域予定部の熱酸化膜２上に
Al被膜５２を残存させる（第１図ｃ図示）。
フイールド反転防止用不純物であるボロンを加
速電圧200keV、ドーズ量１×1013／cm2の条件
で熱酸化膜２を通して基板１に選択的にイオン
注入してp+型反転防止層４を形成した後、全
面に厚さ2000ÅのAl被膜を真空蒸着する。こ
の時、第１図ｂに示す如くレジストパターン３
上のAl被膜５１と熱酸化膜２上のAl被膜５２
とに分離される。つづいて、レジストパターン
３を除去してその上のAl被膜５１をリフトオ
フし、素子分離領域予定部の熱酸化膜２上に
Al被膜５２を残存させる（第１図ｃ図示）。
(iii) 次いで、残存Al被膜５２をマスクとして熱
酸化膜２を反応性イオンエツチング法により選
択的にエツチングしてフイールド酸化膜（素子
分離領域）６を形成し、更に残存Al被膜５２
を除去した（第１図ｄ図示）。
酸化膜２を反応性イオンエツチング法により選
択的にエツチングしてフイールド酸化膜（素子
分離領域）６を形成し、更に残存Al被膜５２
を除去した（第１図ｄ図示）。
(v) 次いで、熱酸化処理を施して露出した基板１
表面にゲート酸化膜となる厚さ400Åの酸化膜
を成長させ、更に全面に厚さ4000Åの燐ドープ
多結晶シリコン膜を堆積した後、反応性イオン
エツチングによるパターニングを行なつてゲー
ト電極７を形成し、ひきつづき同電極７をマス
クとして酸化膜をエツチングしてゲート酸化膜
８を形成する（第１図ｅ図示）。つづいて、ゲ
ート電極７及びフイールド酸化膜５をマスクと
して砒素拡散を行なつてシリコン基板１にn+
型のソース、ドレイン領域９，１０を形成し、
更に全面にCVD―SiO2膜１１を堆積し、コン
タクトホールを開孔した後、Al膜の蒸着、パ
ターニングによりAl配線１２，１３を形成し
てMOS型半導体装置を製造する（第１図ｆ図
示）。
表面にゲート酸化膜となる厚さ400Åの酸化膜
を成長させ、更に全面に厚さ4000Åの燐ドープ
多結晶シリコン膜を堆積した後、反応性イオン
エツチングによるパターニングを行なつてゲー
ト電極７を形成し、ひきつづき同電極７をマス
クとして酸化膜をエツチングしてゲート酸化膜
８を形成する（第１図ｅ図示）。つづいて、ゲ
ート電極７及びフイールド酸化膜５をマスクと
して砒素拡散を行なつてシリコン基板１にn+
型のソース、ドレイン領域９，１０を形成し、
更に全面にCVD―SiO2膜１１を堆積し、コン
タクトホールを開孔した後、Al膜の蒸着、パ
ターニングによりAl配線１２，１３を形成し
てMOS型半導体装置を製造する（第１図ｆ図
示）。
しかしながら、上述した方法にあつては次のよ
うな欠点があつた。即ち、フイールド酸化膜６の
形成後、熱酸化膜１４を成長させ、燐ドープ多結
晶シリコン膜１５を堆積させ、更にレジスト膜１
６を被覆すると、第２図ａに示す如く該レジスト
膜１６はフイールド酸化膜６の端部Ａに対応する
多結晶シリコン膜１５の肩部で他の部分より厚く
なる。その結果、露光後のレジスト膜１６を現像
処理すると、第２図ｂに示す如くフイールド酸化
膜６の端部にレジスト残り１６′が生じ易くなる
ため、該レジスト残り１６′を除去する目的でオ
ーバー現像を行なわなければならず、レジストパ
ターンの寸法コントロールが難しくなる。また、
フイールド酸化膜６の形成後、熱酸化膜１４を成
長させ、更に燐ドープ多結晶シリコン膜１５を堆
積すると、第３図ａに示す如く平担部では多結晶
シリコン膜厚t1は4000Åだが、フイールド酸化膜
６端部の段差部ではその膜厚t2は約9000Åにな
る。このため、形成すべきゲート電極の微細化を
目的として多結晶シリコン膜１５を反応性イオン
エツチング法でエツチングすると、そのエツチン
グは表面から下方に向かつてのみ進行するため、
第３図ｂに示す如く段差部に多結晶シリコンのエ
ツチング残り１７が生じ、１つの素子領域に１つ
のMOSトランジスタを形成する場合ゲートとソ
ース、ドレイン間の短絡が起こる。ここで、１つ
の素子領域内に複数のMOSトランジスタを形成
する場合にはエツチング残りによりゲート電極間
の短絡を招く。
うな欠点があつた。即ち、フイールド酸化膜６の
形成後、熱酸化膜１４を成長させ、燐ドープ多結
晶シリコン膜１５を堆積させ、更にレジスト膜１
６を被覆すると、第２図ａに示す如く該レジスト
膜１６はフイールド酸化膜６の端部Ａに対応する
多結晶シリコン膜１５の肩部で他の部分より厚く
なる。その結果、露光後のレジスト膜１６を現像
処理すると、第２図ｂに示す如くフイールド酸化
膜６の端部にレジスト残り１６′が生じ易くなる
ため、該レジスト残り１６′を除去する目的でオ
ーバー現像を行なわなければならず、レジストパ
ターンの寸法コントロールが難しくなる。また、
フイールド酸化膜６の形成後、熱酸化膜１４を成
長させ、更に燐ドープ多結晶シリコン膜１５を堆
積すると、第３図ａに示す如く平担部では多結晶
シリコン膜厚t1は4000Åだが、フイールド酸化膜
６端部の段差部ではその膜厚t2は約9000Åにな
る。このため、形成すべきゲート電極の微細化を
目的として多結晶シリコン膜１５を反応性イオン
エツチング法でエツチングすると、そのエツチン
グは表面から下方に向かつてのみ進行するため、
第３図ｂに示す如く段差部に多結晶シリコンのエ
ツチング残り１７が生じ、１つの素子領域に１つ
のMOSトランジスタを形成する場合ゲートとソ
ース、ドレイン間の短絡が起こる。ここで、１つ
の素子領域内に複数のMOSトランジスタを形成
する場合にはエツチング残りによりゲート電極間
の短絡を招く。
更に、フイールド酸化膜６の形成後、CVD―
SiO2膜１１を堆積し、Al配線１２，１３を形成
すると、第４図に示すようにフイールド酸化膜６
端部における急峻な段差部の肩１８でAl配線１
２，１３が断切れを起こし易くなる欠点がある。
SiO2膜１１を堆積し、Al配線１２，１３を形成
すると、第４図に示すようにフイールド酸化膜６
端部における急峻な段差部の肩１８でAl配線１
２，１３が断切れを起こし易くなる欠点がある。
本発明は上記欠点を解消するためになされたも
ので、簡単な工程で微細化された素子分離領域を
形成できると共に、該素子分離領域の端部付近で
のレジスト残り、多結晶シリコン膜等のエツチン
グ残り、Al配線の断切れを防止でき、高性能、
高集積度で高信頼性のMOS型半導体装置を製造
し得る方法を提供しようとするものである。
ので、簡単な工程で微細化された素子分離領域を
形成できると共に、該素子分離領域の端部付近で
のレジスト残り、多結晶シリコン膜等のエツチン
グ残り、Al配線の断切れを防止でき、高性能、
高集積度で高信頼性のMOS型半導体装置を製造
し得る方法を提供しようとするものである。
即ち、本発明は一導電型の半導体基体上に絶縁
膜を形成した後、この絶縁膜上の素子領域予定部
を覆うマスクパターンを形成する工程と、このマ
スクパターンを遮蔽材として前記基体の素子分離
領域に不純物をイオン注入して基体と同一導電型
の反転防止層を形成する工程と、前記マスクパタ
ーンを含む絶縁膜上に被膜を堆積した後、該マス
クパターンを除去してその上の被膜部分を選択的
にリフトオフし前記絶縁膜の素子分離領域予定部
上に被膜を残置させる工程と、残置した被膜をマ
スクとして前記絶縁膜を選択的にエツチング除去
して素子分離領域を形成する工程と、非単結晶半
導体層の堆積後、該非単結晶半導体層にエネルギ
ービームを照射して単結晶化する工程と、この単
結晶半導体層を選択エツチングして前記基体と同
一導電型の単結晶半導体からなる素子領域を素子
分離領域間の前記基体上に形成する工程と、この
素子領域にMOSトランジスタを形成する工程と
を具備したことを特徴とするものである。
膜を形成した後、この絶縁膜上の素子領域予定部
を覆うマスクパターンを形成する工程と、このマ
スクパターンを遮蔽材として前記基体の素子分離
領域に不純物をイオン注入して基体と同一導電型
の反転防止層を形成する工程と、前記マスクパタ
ーンを含む絶縁膜上に被膜を堆積した後、該マス
クパターンを除去してその上の被膜部分を選択的
にリフトオフし前記絶縁膜の素子分離領域予定部
上に被膜を残置させる工程と、残置した被膜をマ
スクとして前記絶縁膜を選択的にエツチング除去
して素子分離領域を形成する工程と、非単結晶半
導体層の堆積後、該非単結晶半導体層にエネルギ
ービームを照射して単結晶化する工程と、この単
結晶半導体層を選択エツチングして前記基体と同
一導電型の単結晶半導体からなる素子領域を素子
分離領域間の前記基体上に形成する工程と、この
素子領域にMOSトランジスタを形成する工程と
を具備したことを特徴とするものである。
本発明に用いる半導体としては、例えばｐ型も
しくはｎ型のシリコン又は他の半導体基板、或い
は該基板上に単結晶の半導体膜を設けた構造のも
の等を挙げることができる。
しくはｎ型のシリコン又は他の半導体基板、或い
は該基板上に単結晶の半導体膜を設けた構造のも
の等を挙げることができる。
本発明における絶縁膜は素子分離領域の形成の
ために用いられる。かかる絶縁膜としては、例え
ば熱酸化膜、CVD―SiO2膜、シリコン窒化膜、
アルミナ膜等を挙げることができる。
ために用いられる。かかる絶縁膜としては、例え
ば熱酸化膜、CVD―SiO2膜、シリコン窒化膜、
アルミナ膜等を挙げることができる。
本発明におけるマスクパターンは反転防止用不
純物のイオン注入マスクとして作用すると共に、
絶縁膜の素子分離領域予定部に被膜を残置するた
めのリフトオフ材として作用する。このため、マ
スクパターンの材料は絶縁膜及び被膜に対して選
択エツチング性を有することが必要である。かか
るマスクパターンの材料としては、例えばレジス
ト等を挙げることができる。
純物のイオン注入マスクとして作用すると共に、
絶縁膜の素子分離領域予定部に被膜を残置するた
めのリフトオフ材として作用する。このため、マ
スクパターンの材料は絶縁膜及び被膜に対して選
択エツチング性を有することが必要である。かか
るマスクパターンの材料としては、例えばレジス
ト等を挙げることができる。
本発明において反転防止用の不純物は絶縁膜を
通して半導体基板にドーピングすることから、イ
オン注入法を採用することが必要である。かかる
イオン注入条件は、絶縁膜の種類や厚さ等により
適宜選定することが望ましい。
通して半導体基板にドーピングすることから、イ
オン注入法を採用することが必要である。かかる
イオン注入条件は、絶縁膜の種類や厚さ等により
適宜選定することが望ましい。
本発明における被膜はマスクパターンの除去に
よるリフトオフによつてパターニングされ、かつ
パターニングにより形成された被膜パターン（残
存被膜）は絶縁膜に対するエツチングマスクとし
て利用する観点から、マスクパターン及び絶縁膜
の両者に対して選択エツチング性を有することが
必要である。かかる被膜の材料としては、例えば
AlもしくはAl―Si，Al―Cu―SiなどのAl合金、
又はMo，Ｗ，Niなどの他の金属等を挙げること
ができる。
よるリフトオフによつてパターニングされ、かつ
パターニングにより形成された被膜パターン（残
存被膜）は絶縁膜に対するエツチングマスクとし
て利用する観点から、マスクパターン及び絶縁膜
の両者に対して選択エツチング性を有することが
必要である。かかる被膜の材料としては、例えば
AlもしくはAl―Si，Al―Cu―SiなどのAl合金、
又はMo，Ｗ，Niなどの他の金属等を挙げること
ができる。
本発明における非単結晶半導体層はエネルギー
ビームの照射、選択エツチングによつて形成され
る素子領域の出発材として用いられる。かかる非
単結晶半導体層としては、例えば多結晶シリコン
層、非晶質シリコン層等を挙げることができる。
ビームの照射、選択エツチングによつて形成され
る素子領域の出発材として用いられる。かかる非
単結晶半導体層としては、例えば多結晶シリコン
層、非晶質シリコン層等を挙げることができる。
本発明におけるエネルギービームの照射は、非
単結晶半導体層を、これと接触する半導体基体の
結晶性を核として単結晶化するために行なう。か
かるエネルギービームとしては、例えばレーザビ
ーム、電子ビーム等を挙げることがきる。
単結晶半導体層を、これと接触する半導体基体の
結晶性を核として単結晶化するために行なう。か
かるエネルギービームとしては、例えばレーザビ
ーム、電子ビーム等を挙げることがきる。
本発明において単結晶半導体層にプラズマ窒化
物を蒸着するのは、素子分離領域で分離された半
導体基体に対応する単結晶半導体層の凹部に他の
単結晶半導体層上のプラズマ窒化膜より反応性イ
オンエツチングに対してエツチングレートの遅い
プラズマ窒化膜を堆積するために行なう。こうし
たプラズマ窒化膜を反応性イオンエツチングで処
理すると、前記凹部以外のプラズマ窒化膜部分が
選択的にエツチング除去され、素子分離領域の端
部に対して自己整合的に単結晶半導体層のエツチ
ングマスクとなるプラズマ窒化膜を形成できる。
このため、同プラズマ窒化膜をマスクとして単結
晶半導体層をエツチングすることによつて、素子
分離領域に対して自己整合的に単結晶半導体層か
らなる素子領域を形成できる。
物を蒸着するのは、素子分離領域で分離された半
導体基体に対応する単結晶半導体層の凹部に他の
単結晶半導体層上のプラズマ窒化膜より反応性イ
オンエツチングに対してエツチングレートの遅い
プラズマ窒化膜を堆積するために行なう。こうし
たプラズマ窒化膜を反応性イオンエツチングで処
理すると、前記凹部以外のプラズマ窒化膜部分が
選択的にエツチング除去され、素子分離領域の端
部に対して自己整合的に単結晶半導体層のエツチ
ングマスクとなるプラズマ窒化膜を形成できる。
このため、同プラズマ窒化膜をマスクとして単結
晶半導体層をエツチングすることによつて、素子
分離領域に対して自己整合的に単結晶半導体層か
らなる素子領域を形成できる。
次に、本発明をMOS型半導体装置の製造に適
用した例について図面を参照して説明する。
用した例について図面を参照して説明する。
実施例
〔〕 まず、面指数（100）のｐ型シリコン基板
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ5000Åの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスクパタ
ーン）１０３を形成した（第５図ａ図示）。ひ
きつづき、レジストパターン１０３をマスクと
して反転防止用不純物であるボロンを加速電圧
200keV、ドーズ量１×1013／cm2の条件で熱酸
化膜１０２を通して基板１０１に選択的にイオ
ン注入し、熱処理してp+型反転防止層１０４
を形成した（第５図ｂ図示）。
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ5000Åの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスクパタ
ーン）１０３を形成した（第５図ａ図示）。ひ
きつづき、レジストパターン１０３をマスクと
して反転防止用不純物であるボロンを加速電圧
200keV、ドーズ量１×1013／cm2の条件で熱酸
化膜１０２を通して基板１０１に選択的にイオ
ン注入し、熱処理してp+型反転防止層１０４
を形成した（第５図ｂ図示）。
〔〕 次いで、全面に厚さ2000ÅのAl被膜を真
空蒸着した。この時、第５図ｃに示す如くレジ
ストパターン１０３と熱酸化膜１０２との段差
により同パターン１０３上のAl被膜１０５１
と、熱酸化膜１０２上のAl被膜１０５２とが
不連続化して分離された。つづいて、レジスト
パターン１０３を除去してその上のAl被膜１
０５１をリフトオフし、素子分離領域予定部の
熱酸化膜１０２上にAl被膜１０５２を残存さ
せた（第５図ｄ図示）。ひきつづき、残存Al被
膜１０５２をマスクとして反応性イオンエツチ
ングにより熱酸化膜１０２を選択エツチングし
て素子分離領域（フイールド酸化膜）１０６を
形成した。その後、素子分離領域１０６上の残
存Al被膜１０５２を除去した（第５図ｅ図
示）。
空蒸着した。この時、第５図ｃに示す如くレジ
ストパターン１０３と熱酸化膜１０２との段差
により同パターン１０３上のAl被膜１０５１
と、熱酸化膜１０２上のAl被膜１０５２とが
不連続化して分離された。つづいて、レジスト
パターン１０３を除去してその上のAl被膜１
０５１をリフトオフし、素子分離領域予定部の
熱酸化膜１０２上にAl被膜１０５２を残存さ
せた（第５図ｄ図示）。ひきつづき、残存Al被
膜１０５２をマスクとして反応性イオンエツチ
ングにより熱酸化膜１０２を選択エツチングし
て素子分離領域（フイールド酸化膜）１０６を
形成した。その後、素子分離領域１０６上の残
存Al被膜１０５２を除去した（第５図ｅ図
示）。
〔〕 次いで、第５図ｆに示す如く素子分離領
域１０６と同厚さの多結晶シリコン層１０７を
全面に堆積した。つづいて、多結晶シリコン層
１０７の全面にレーザビームを照射し、該多結
晶シリコン層１０７と接触したシリコン基板１
０１を結晶核として単結晶化して、ｐ型の単結
晶シリコン層１０８を形成した後、単結晶シリ
コン層１０８にプラズマ窒化膜１０９を堆積し
た（第５図ｇ図示）。ひきつづき、反応性イオ
ンエツチングで処理した。この時、第５図ｈに
示す如く単結晶シリコン層１０８の凹部に堆積
されたプラズマ窒化膜部分が他の平担な同単結
晶シリコン層上のプラズマ窒化膜部分に比べて
エツチングレートが遅くなり、同単結晶シリコ
ン層１０８の凹部のみに自己整合的にプラズマ
窒化膜１０９′が残存した。その後、残存プラ
ズマ窒化膜１０９′をマスクとして単結晶シリ
コン層１０８を選択エツチングし、第５図ｉに
示す如く素子分離領域１０６で分離された島状
のシリコン基板１０１部分のみにｐ型単結晶シ
リコン層からなる素子領域１１０を形成した。
なお、以下に述べるソース、ドレイン領域等の
形成に先立つて、単結晶シリコン層からなる素
子領域１１０に閾値制御のために更にボロン等
のｐ型不純物をドーピングしてもよい。
域１０６と同厚さの多結晶シリコン層１０７を
全面に堆積した。つづいて、多結晶シリコン層
１０７の全面にレーザビームを照射し、該多結
晶シリコン層１０７と接触したシリコン基板１
０１を結晶核として単結晶化して、ｐ型の単結
晶シリコン層１０８を形成した後、単結晶シリ
コン層１０８にプラズマ窒化膜１０９を堆積し
た（第５図ｇ図示）。ひきつづき、反応性イオ
ンエツチングで処理した。この時、第５図ｈに
示す如く単結晶シリコン層１０８の凹部に堆積
されたプラズマ窒化膜部分が他の平担な同単結
晶シリコン層上のプラズマ窒化膜部分に比べて
エツチングレートが遅くなり、同単結晶シリコ
ン層１０８の凹部のみに自己整合的にプラズマ
窒化膜１０９′が残存した。その後、残存プラ
ズマ窒化膜１０９′をマスクとして単結晶シリ
コン層１０８を選択エツチングし、第５図ｉに
示す如く素子分離領域１０６で分離された島状
のシリコン基板１０１部分のみにｐ型単結晶シ
リコン層からなる素子領域１１０を形成した。
なお、以下に述べるソース、ドレイン領域等の
形成に先立つて、単結晶シリコン層からなる素
子領域１１０に閾値制御のために更にボロン等
のｐ型不純物をドーピングしてもよい。
〔〕 次いで、素子分離領域１０６で分離され
たｐ型単結晶シリコンからなる素子領域１１０
を熱酸化し、厚さ400Åの酸化膜を成長させ、
更に全面に厚さ3000Åの燐ドープ多結晶シリコ
ン膜を堆積した後、写真蝕刻法により形成され
たレジストパターンをマスクとして該多結晶シ
リコン膜を反応性イオンエツチング法でパター
ニングしてゲート電極１１１を形成し、ひきつ
づき、同電極１１１をマスクとして酸化膜を選
択エツチングしてゲート酸化膜１１２を形成し
た。つづいて、ゲート電極１１１及び素子分離
領域１０６をマスクとして砒素拡散或いは砒素
のイオン注入を行なつてｐ型単結晶シリコンか
らなる素子領域１１０にn+型のソース、ドレ
イン領域１１３，１１４を形成し、更に全面に
CVD―SiO2膜１１５を堆積し、コンタクトホ
ールを開孔した後、Al膜の蒸着、パターニン
グによりゲート取出しAl配線（図示せず）、ソ
ース、ドレイン取出しAl配線１１６，１１７
を形成してMOS型半導体装置を製造した（第
５図ｊ図示）。
たｐ型単結晶シリコンからなる素子領域１１０
を熱酸化し、厚さ400Åの酸化膜を成長させ、
更に全面に厚さ3000Åの燐ドープ多結晶シリコ
ン膜を堆積した後、写真蝕刻法により形成され
たレジストパターンをマスクとして該多結晶シ
リコン膜を反応性イオンエツチング法でパター
ニングしてゲート電極１１１を形成し、ひきつ
づき、同電極１１１をマスクとして酸化膜を選
択エツチングしてゲート酸化膜１１２を形成し
た。つづいて、ゲート電極１１１及び素子分離
領域１０６をマスクとして砒素拡散或いは砒素
のイオン注入を行なつてｐ型単結晶シリコンか
らなる素子領域１１０にn+型のソース、ドレ
イン領域１１３，１１４を形成し、更に全面に
CVD―SiO2膜１１５を堆積し、コンタクトホ
ールを開孔した後、Al膜の蒸着、パターニン
グによりゲート取出しAl配線（図示せず）、ソ
ース、ドレイン取出しAl配線１１６，１１７
を形成してMOS型半導体装置を製造した（第
５図ｊ図示）。
しかして、本発明によれば第５図ｉに示す如く
素子分離領域１０６で分離されたシリコン基板１
０１部分に該領域１０６表面と略同レベルのｐ型
単結晶シリコンからなる素子領域１１０を極めて
簡単に形成できる。つまり、既述した第１図ａ〜
ｆに示す方法のように素子分離領域と素子領域と
なるシリコン基板との間の段差が生じることな
く、素子領域１１０を素子分離領域１０６に対し
て平担化できる。このため、前記〔〕工程にお
いて酸化膜成長、燐ドープ多結晶シリコン膜の堆
積後、レジスト膜塗布、写真蝕刻に際して、素子
分離領域１０６の端部でレジスト残りが生じるの
を回避でき、これによつて寸法精度の良好なレジ
ストパターンの形成が可能となり、ひいては高精
度のゲート電極１１１を形成できる。また、同
〔〕工程において、燐ドープ多結晶シリコン膜
を堆積し、これをレジストパターンをマスクとし
て反応性イオンエツチング法により選択エツチン
グする場合、素子分離領域１０６とｐ型単結晶シ
リコンからなる素子領域１１０とが同一レベルで
平担化されているため、素子分離領域１０６端部
周辺の素子領域１１０に多結晶シリコンのエツチ
ング残りが生じるのを防止できる。その結果、ゲ
ート電極１１１とソース、ドレイン領域１１３，
１１４との間の短絡のない高信頼性のMOS型半
導体装置を得ることができる。しかも、同〔〕
工程においてソース、ドレイン取出しAl配線１
１６，１１７を形成する際、素子分離領域１０６
の端部で該Al配線１１６，１１７が断切れする
のを防止できる。
素子分離領域１０６で分離されたシリコン基板１
０１部分に該領域１０６表面と略同レベルのｐ型
単結晶シリコンからなる素子領域１１０を極めて
簡単に形成できる。つまり、既述した第１図ａ〜
ｆに示す方法のように素子分離領域と素子領域と
なるシリコン基板との間の段差が生じることな
く、素子領域１１０を素子分離領域１０６に対し
て平担化できる。このため、前記〔〕工程にお
いて酸化膜成長、燐ドープ多結晶シリコン膜の堆
積後、レジスト膜塗布、写真蝕刻に際して、素子
分離領域１０６の端部でレジスト残りが生じるの
を回避でき、これによつて寸法精度の良好なレジ
ストパターンの形成が可能となり、ひいては高精
度のゲート電極１１１を形成できる。また、同
〔〕工程において、燐ドープ多結晶シリコン膜
を堆積し、これをレジストパターンをマスクとし
て反応性イオンエツチング法により選択エツチン
グする場合、素子分離領域１０６とｐ型単結晶シ
リコンからなる素子領域１１０とが同一レベルで
平担化されているため、素子分離領域１０６端部
周辺の素子領域１１０に多結晶シリコンのエツチ
ング残りが生じるのを防止できる。その結果、ゲ
ート電極１１１とソース、ドレイン領域１１３，
１１４との間の短絡のない高信頼性のMOS型半
導体装置を得ることができる。しかも、同〔〕
工程においてソース、ドレイン取出しAl配線１
１６，１１７を形成する際、素子分離領域１０６
の端部で該Al配線１１６，１１７が断切れする
のを防止できる。
更に、素子分離領域の形成工程において、選択
酸化法のようなバーズビークの発生はないため、
素子分臨領域１０６の微細化、ひいては素子領域
１１０の寸法縮小を抑制でき、高集積度のMOS
型半導体装置を得ることができる。
酸化法のようなバーズビークの発生はないため、
素子分臨領域１０６の微細化、ひいては素子領域
１１０の寸法縮小を抑制でき、高集積度のMOS
型半導体装置を得ることができる。
なお、本発明は上記実施例の如くMOS型半導
体装置の製造のみに限定されず、ダイナミツク
RAMやCMOSなどの他のMOS型半導体装置の製
造にも同様に適用できる。
体装置の製造のみに限定されず、ダイナミツク
RAMやCMOSなどの他のMOS型半導体装置の製
造にも同様に適用できる。
以上詳述した如く、本発明によれば簡単な工程
により微細な素子分離領域を形成でき、更に同素
子分離領域の表面と略同レベルの単結晶シリコン
からなる素子領域を形成することにより素子分離
領域端部周辺でのレジスト残り、多結晶シリコン
（ゲート電極材料等）のエツチング残りを防止で
きると共に、Al配線の同素子分離領域端部での
断切れを防止でき、もつて高性能、高集積度で高
信頼性を有するMOS型半導体装置の製造方法を
提供できるものである。
により微細な素子分離領域を形成でき、更に同素
子分離領域の表面と略同レベルの単結晶シリコン
からなる素子領域を形成することにより素子分離
領域端部周辺でのレジスト残り、多結晶シリコン
（ゲート電極材料等）のエツチング残りを防止で
きると共に、Al配線の同素子分離領域端部での
断切れを防止でき、もつて高性能、高集積度で高
信頼性を有するMOS型半導体装置の製造方法を
提供できるものである。
第１図ａ〜ｆは本出願人が既に提案した方法に
よるMOS型半導体装置の製造工程を示す断面
図、第２図ａ，ｂは前記方法による欠点の一つで
あるレジスト残りが生じることを説明した断面
図、第３図ａ，ｂは前記方法の他の欠点である多
結晶シリコンのエツチング残りが生じることを説
明した断面図、第４図は前記方法の更に他の欠点
であるAl配線の断切れを説明した断面図、第５
図ａ〜ｆは本発明の実施例におけるMOS型半導
体装置の製造工程を示す断面図である。 １０１…ｐ型シリコン基板、１０２…熱酸化膜
（絶縁膜）、１０３…レジストパターン（マスクパ
ターン）、１０４…p+型反転防止層、１０５１，
１０５２…Al被膜、１０６…素子分離領域、１
０７…多結晶シリコン層（非単結晶半導体層）、
１０８…ｐ型単結晶シリコン層、１０９…プラズ
マ窒化膜、１１０…素子領域、１１１…ゲート電
極、１１３…n+型ソース領域、１１４…n+型ド
レイン領域、１１６，１１７…Al配線。
よるMOS型半導体装置の製造工程を示す断面
図、第２図ａ，ｂは前記方法による欠点の一つで
あるレジスト残りが生じることを説明した断面
図、第３図ａ，ｂは前記方法の他の欠点である多
結晶シリコンのエツチング残りが生じることを説
明した断面図、第４図は前記方法の更に他の欠点
であるAl配線の断切れを説明した断面図、第５
図ａ〜ｆは本発明の実施例におけるMOS型半導
体装置の製造工程を示す断面図である。 １０１…ｐ型シリコン基板、１０２…熱酸化膜
（絶縁膜）、１０３…レジストパターン（マスクパ
ターン）、１０４…p+型反転防止層、１０５１，
１０５２…Al被膜、１０６…素子分離領域、１
０７…多結晶シリコン層（非単結晶半導体層）、
１０８…ｐ型単結晶シリコン層、１０９…プラズ
マ窒化膜、１１０…素子領域、１１１…ゲート電
極、１１３…n+型ソース領域、１１４…n+型ド
レイン領域、１１６，１１７…Al配線。
Claims (1)
- １ 一導電型の半導体基体上に絶縁膜を形成した
後、この絶縁膜上の素子領域予定部を覆うマスク
パターンを形成する工程と、このマスクパターン
を遮蔽材として前記基体の素子分離領域に不純物
をイオン注入して基体と同一導電型の反転防止層
を形成する工程と、前記マスクパターンを含む絶
縁膜上に被膜を堆積した後、該マスクパターンを
除去してその上の被膜部分を選択的にリフトオフ
し前記絶縁膜の素子分離領域予定部上に被膜を残
置させる工程と、残置した被膜をマスクとして前
記絶縁膜を選択的にエツチング除去して素子分離
領域を形成する工程と、非単結晶半導体層の堆積
後、該非単結晶半導体層にエネルギービームを照
射して単結晶化する工程と、この単結晶半導体層
を選択エツチングして前記基体と同一導電型の単
結晶半導体からなる素子領域を素子分離領域間の
前記基体上に形成する工程と、この素子領域に
MOSトランジスタを形成する工程とを具備した
ことを特徴とするMOS型半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065030A JPS57180144A (en) | 1981-04-28 | 1981-04-28 | Manufacture of semiconductor device |
| US06/307,877 US4560421A (en) | 1980-10-02 | 1981-10-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065030A JPS57180144A (en) | 1981-04-28 | 1981-04-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180144A JPS57180144A (en) | 1982-11-06 |
| JPS6217867B2 true JPS6217867B2 (ja) | 1987-04-20 |
Family
ID=13275164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065030A Granted JPS57180144A (en) | 1980-10-02 | 1981-04-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202231A (ja) * | 1988-02-08 | 1989-08-15 | Toray Ind Inc | 水中動物蝟集素材および餌料礁および人工魚礁 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309648A (ja) * | 1989-05-24 | 1990-12-25 | Seiko Instr Inc | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061189A (ja) * | 1973-09-28 | 1975-05-26 | ||
| JPS5541715A (en) * | 1978-09-19 | 1980-03-24 | Oki Electric Ind Co Ltd | Production of semiconductor device |
| JPS566444A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
-
1981
- 1981-04-28 JP JP56065030A patent/JPS57180144A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202231A (ja) * | 1988-02-08 | 1989-08-15 | Toray Ind Inc | 水中動物蝟集素材および餌料礁および人工魚礁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180144A (en) | 1982-11-06 |
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