JPS58107630A - 半導体装置の自己整合方法 - Google Patents
半導体装置の自己整合方法Info
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- JPS58107630A JPS58107630A JP57214551A JP21455182A JPS58107630A JP S58107630 A JPS58107630 A JP S58107630A JP 57214551 A JP57214551 A JP 57214551A JP 21455182 A JP21455182 A JP 21455182A JP S58107630 A JPS58107630 A JP S58107630A
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- layer
- photoresist
- semiconductor device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体本体の表面部に、イオン注入領域を設け
るのであるが、このイオン注入領域の縁がこのイオン注
入部の上方にある絶縁層部の縁と自己整合させる方法に
関するものである。このような方法はイギリス国特許第
1.482,809号明細 □書から既知である。
るのであるが、このイオン注入領域の縁がこのイオン注
入部の上方にある絶縁層部の縁と自己整合させる方法に
関するものである。このような方法はイギリス国特許第
1.482,809号明細 □書から既知である。
半導体集積回路を製造する際に、時として半導体本体の
離間し九領域にイオンデポジットを作り。
離間し九領域にイオンデポジットを作り。
2個のイオンデポジット部間のスペースをイオンデポジ
ットの上方に横たわる絶縁材料層の開口と整列させるこ
とが必要なことがある。金緘−酸化物−半導体(MOS
)回路では、例えば半導体本体の表面上に厚いフィール
ド酸化物層を形成する。完成した装置ではフィールド酸
4化物は導電部材に対する絶縁支持体及び厚い酸化物層
内く形成された複数個の空所内に横たわる一つの活性ト
ランジスタ領域を他から電気的に絶縁する手段として働
く。
ットの上方に横たわる絶縁材料層の開口と整列させるこ
とが必要なことがある。金緘−酸化物−半導体(MOS
)回路では、例えば半導体本体の表面上に厚いフィール
ド酸化物層を形成する。完成した装置ではフィールド酸
4化物は導電部材に対する絶縁支持体及び厚い酸化物層
内く形成された複数個の空所内に横たわる一つの活性ト
ランジスタ領域を他から電気的に絶縁する手段として働
く。
半導体装置の製造時にはフィールド酸化物層は選択的化
学エツチング及び選択的不純物ドーピングのためのマス
クとして働ら〈。半導体本体のフィールド酸化物の下方
には十分なイオン濃度のイオンデポジット即ちチャネル
ストッパがあって、活性トランジスタ領域の外側のどこ
かで不所望なトランジスタ作用が生ずるのを防げる。
学エツチング及び選択的不純物ドーピングのためのマス
クとして働ら〈。半導体本体のフィールド酸化物の下方
には十分なイオン濃度のイオンデポジット即ちチャネル
ストッパがあって、活性トランジスタ領域の外側のどこ
かで不所望なトランジスタ作用が生ずるのを防げる。
MO8処理で従う代表的手順はイギリス国特許第1.4
82.809号に記載されているが、こ\では半導体本
体の表面上にフィールド酸化物を熱成長させる前にチャ
ネルストッパ用のイオンデポジットを半導体本体内に導
入している。しかし、この既知の方法はいぐつかの欠点
を有している。一つはイオンデポジットのいくらかが加
熱活性化の結果活性トランジスタ領域内に拡散する傾向
があり、これにより活性領域を狭めることである。また
、2個のフォトマスクを互に正確に位置決めする必要が
ある。
82.809号に記載されているが、こ\では半導体本
体の表面上にフィールド酸化物を熱成長させる前にチャ
ネルストッパ用のイオンデポジットを半導体本体内に導
入している。しかし、この既知の方法はいぐつかの欠点
を有している。一つはイオンデポジットのいくらかが加
熱活性化の結果活性トランジスタ領域内に拡散する傾向
があり、これにより活性領域を狭めることである。また
、2個のフォトマスクを互に正確に位置決めする必要が
ある。
活性領域を狭くするのに寄与するもう一つの効果は選択
酸化プロセス中に生ず占所謂「バードビーク効果」であ
る。フィールド酸化物層を熱成長させる時フィールド酸
化物層は表面上に成長するだけでなく、半導体ウェハの
本体内及びシリコン窒化物のような酸化マスキング材料
の下にも成長する0そして酸化マスクの下に成長する時
は横方向と深さ方向の両方に成長するから、フィールド
酸化物は酸化マスクを持ち上げ、従って断面で見た時フ
ィールド酸化物の形状は鳥のくちばしに似ており、マス
クされていない領域では厚く、酸化マスク下で内部に向
っていくらか入つ九点迄傾斜する。この「バードビーク
効果」も活性領域を狭ぐするのに寄与する。これはフィ
ールド拳化物層、をマスクされた領域の一部内迄延在さ
せ、酸化マスクがフィールド−化物のない領域を作るよ
うに設計してあつ九部分の幅がカットされる。
酸化プロセス中に生ず占所謂「バードビーク効果」であ
る。フィールド酸化物層を熱成長させる時フィールド酸
化物層は表面上に成長するだけでなく、半導体ウェハの
本体内及びシリコン窒化物のような酸化マスキング材料
の下にも成長する0そして酸化マスクの下に成長する時
は横方向と深さ方向の両方に成長するから、フィールド
酸化物は酸化マスクを持ち上げ、従って断面で見た時フ
ィールド酸化物の形状は鳥のくちばしに似ており、マス
クされていない領域では厚く、酸化マスク下で内部に向
っていくらか入つ九点迄傾斜する。この「バードビーク
効果」も活性領域を狭ぐするのに寄与する。これはフィ
ールド拳化物層、をマスクされた領域の一部内迄延在さ
せ、酸化マスクがフィールド−化物のない領域を作るよ
うに設計してあつ九部分の幅がカットされる。
「バードビーク効果」はトランジスタ活性領域Q@を狭
めるだけでなく、ウェハの領域に多量のドーパントを注
入又は拡散で与えることにより形成されるス) IJツ
ブ導体の幅も狭め、これKよりストリップ導体のコンダ
クタンスを小さくする。
めるだけでなく、ウェハの領域に多量のドーパントを注
入又は拡散で与えることにより形成されるス) IJツ
ブ導体の幅も狭め、これKよりストリップ導体のコンダ
クタンスを小さくする。
半導体表面内に活性領域を形成するもう一つの技術によ
れば、フィールド膳化物層を貫ぬいて孔をエツチングし
、こうして露出され九シリコン表面の活性領域の部分を
エツチングし、前にチャネルストッパ領域を形成するた
めに導入したイオンデポジットを除去する。このシリコ
ンのエツチングはフィールド酸化物の下にシソ、コンを
アングカットする。午のアンダカットは後のホトリトグ
ラフィ処理工程の時に表面の不規則性が光反射問題を導
入するという点で厄介である。シリコンエツチングの九
め生ずる活性領域から厚いフィールド酸化物の上進の高
さの段差は活性領域内外での金属相互接続の場合の段差
のカバーの間−も生ずる。
れば、フィールド膳化物層を貫ぬいて孔をエツチングし
、こうして露出され九シリコン表面の活性領域の部分を
エツチングし、前にチャネルストッパ領域を形成するた
めに導入したイオンデポジットを除去する。このシリコ
ンのエツチングはフィールド酸化物の下にシソ、コンを
アングカットする。午のアンダカットは後のホトリトグ
ラフィ処理工程の時に表面の不規則性が光反射問題を導
入するという点で厄介である。シリコンエツチングの九
め生ずる活性領域から厚いフィールド酸化物の上進の高
さの段差は活性領域内外での金属相互接続の場合の段差
のカバーの間−も生ずる。
この従来技術の処理から生ずる不所望な効果を除去ない
し少なくとも小さくする必要が大きい。
し少なくとも小さくする必要が大きい。
本発明によれば冒頭に記載した方法において半導体本体
を絶縁層でお\い・、この絶縁層を第1のフォトレジス
ト層でお\い、この第1のフォトレジスト層を第2の7
オトレジスト層で2\い、上記tallと第2の7オト
レジスト層の一方をポジ形の7オトレジストとし、他方
をネガ形のフォトレジストとし、上記フォトレジスート
層の境界が前記表面部を画する縁に対応する区域だけを
両フォトレジスト層が感応する放射線にざらし、この後
で*gの7オトレジスト層の可溶部を分解し、第1の7
オトレジスト層と前記絶縁層とを介してイオンを注入し
て前記イオン注入領域を形成し、ζ 1のイオン注
入を溶けていなL/′1第2の7オトレジスト層部並び
にその下lCある第1のフォトレジスト層及び絶縁層部
の組み合せによりマスクし、次にaT溶性の第1のフォ
トレジスト層部とその上にあるIImのフォトレジスト
層部とを取り除き、第1のフォトレジストの残部をエツ
チングマスクとして用いてエツチングす菖ことにより絶
縁層を取り除くことを特徴とする。
を絶縁層でお\い・、この絶縁層を第1のフォトレジス
ト層でお\い、この第1のフォトレジスト層を第2の7
オトレジスト層で2\い、上記tallと第2の7オト
レジスト層の一方をポジ形の7オトレジストとし、他方
をネガ形のフォトレジストとし、上記フォトレジスート
層の境界が前記表面部を画する縁に対応する区域だけを
両フォトレジスト層が感応する放射線にざらし、この後
で*gの7オトレジスト層の可溶部を分解し、第1の7
オトレジスト層と前記絶縁層とを介してイオンを注入し
て前記イオン注入領域を形成し、ζ 1のイオン注
入を溶けていなL/′1第2の7オトレジスト層部並び
にその下lCある第1のフォトレジスト層及び絶縁層部
の組み合せによりマスクし、次にaT溶性の第1のフォ
トレジスト層部とその上にあるIImのフォトレジスト
層部とを取り除き、第1のフォトレジストの残部をエツ
チングマスクとして用いてエツチングす菖ことにより絶
縁層を取り除くことを特徴とする。
本発明方法は唯一回の7オトマスク中ング工程を用い、
絶縁層部を下布する注入領域と自己整合させろことがで
き、前述し九既知の方法の欠点を除去することができる
・ 二重の7オトレジスト層を用いて精密な孔パターンを形
成することを教示する従来技術は存在するが、どのよう
にして孔パターンから注入部がはずれ、孔パターンと自
己整合することを教示するものは何もなh0下記の従来
技術の刊行物は精密なFLハターンを得る九めの二重フ
ォトレジスト層処理を開示してhる。
絶縁層部を下布する注入領域と自己整合させろことがで
き、前述し九既知の方法の欠点を除去することができる
・ 二重の7オトレジスト層を用いて精密な孔パターンを形
成することを教示する従来技術は存在するが、どのよう
にして孔パターンから注入部がはずれ、孔パターンと自
己整合することを教示するものは何もなh0下記の従来
技術の刊行物は精密なFLハターンを得る九めの二重フ
ォトレジスト層処理を開示してhる。
日本国公開特許願第js3−’F6?!IW号第68−
89678号 第51$−551$81号 第1$5−1s51188号 IBM Teohnloal Discloaur+s
Bulletin 1ls1巻第す号、1978年l
θ月、第1900−1901頁、図面につき本発明の詳
細な説明する。
89678号 第51$−551$81号 第1$5−1s51188号 IBM Teohnloal Discloaur+s
Bulletin 1ls1巻第す号、1978年l
θ月、第1900−1901頁、図面につき本発明の詳
細な説明する。
第1図につき説明する。半導体本体即ちウェハ1Gの表
面上に絶縁材料層lerを設ける。半導体本体lOは単
結晶シ・、リコンのワエノ・を具え、将来MO8装置の
集積パターンを具えることを予定してiる。この目的の
ためには<100>方向のシリコンウェハからスタート
シ、これに適当なN又はP不純物(本例ではP形)をド
ープし、所望の)[08トランジスタ特性を作ることが
望ましい。
面上に絶縁材料層lerを設ける。半導体本体lOは単
結晶シ・、リコンのワエノ・を具え、将来MO8装置の
集積パターンを具えることを予定してiる。この目的の
ためには<100>方向のシリコンウェハからスタート
シ、これに適当なN又はP不純物(本例ではP形)をド
ープし、所望の)[08トランジスタ特性を作ることが
望ましい。
代表的な場合として、絶縁材料層1zをフィールド酸化
物層とする予定の時は、これはウェットな雰囲気内で熱
成長させる。例えば半導体本体lOを約1000 ’O
迄加熱しておき、その表面上に蒸蝋を通して層11が厚
さ約466〜600nm□に達せしめる。代りに絶縁材
料層1zを適当な厚さの窒化シリコン層−とすることが
でき、この時は半導体本体10を゛シランとアンモニア
の無線周波プラズマにさらし、半導体本体100表面上
に窒化シリコンをデポジットさせることができる。
物層とする予定の時は、これはウェットな雰囲気内で熱
成長させる。例えば半導体本体lOを約1000 ’O
迄加熱しておき、その表面上に蒸蝋を通して層11が厚
さ約466〜600nm□に達せしめる。代りに絶縁材
料層1zを適当な厚さの窒化シリコン層−とすることが
でき、この時は半導体本体10を゛シランとアンモニア
の無線周波プラズマにさらし、半導体本体100表面上
に窒化シリコンをデポジットさせることができる。
次の一連の処理IIi社第3図に示しである。先ず第1
のネガ形フォトレジスト層14を設け、次に1112の
ポジ形フォトレジスト層16を設ける。
のネガ形フォトレジスト層14を設け、次に1112の
ポジ形フォトレジスト層16を設ける。
ネガ形フォトレジスト層14は通常の態様で展開し、9
5℃で軽く焼く、ネガ形フォトレジスト層14の厚さ社
約800n亀とする@ ポジ形フォトレジスト層16も同じ↓うに展開し、95
℃で軽く焼く。しかし、ポジ形フォトレジスト層16の
厚さはネガ形フォトレジスト層14よりもずっと厚く、
約Is 00 nmである・次にマスク18を介してフ
ォトレジスト層14及び16をパターンを描くようにし
て露光する。
5℃で軽く焼く、ネガ形フォトレジスト層14の厚さ社
約800n亀とする@ ポジ形フォトレジスト層16も同じ↓うに展開し、95
℃で軽く焼く。しかし、ポジ形フォトレジスト層16の
厚さはネガ形フォトレジスト層14よりもずっと厚く、
約Is 00 nmである・次にマスク18を介してフ
ォトレジスト層14及び16をパターンを描くようにし
て露光する。
マスク18はその透明部では紫外線をフォトレジスト層
14及び16の両方に侵透させ、不透明部では光を阻止
する。第2図ではマスク18の透明部は白地のま〜とじ
、不透明部には斜めにハツチングを施しである。ウェハ
をポジ形のフォトレジスト現像液て現偉すると、ポジ形
フォトレジスト層14の紫外線が当つ九区域が分解する
。蓋し、その区域は紫外線に露光されたことにより一層
溶解し易くなっているからである。しかし、ネガ形フォ
トレジスト層16は変わらずにそのま\残る。
14及び16の両方に侵透させ、不透明部では光を阻止
する。第2図ではマスク18の透明部は白地のま〜とじ
、不透明部には斜めにハツチングを施しである。ウェハ
をポジ形のフォトレジスト現像液て現偉すると、ポジ形
フォトレジスト層14の紫外線が当つ九区域が分解する
。蓋し、その区域は紫外線に露光されたことにより一層
溶解し易くなっているからである。しかし、ネガ形フォ
トレジスト層16は変わらずにそのま\残る。
蓋し、ネガ形フォトレジスト層16tZ紫外線に露光さ
れ九ことにより重合化し、溶解しに〈\なるからである
。
れ九ことにより重合化し、溶解しに〈\なるからである
。
次の工程は第8図に示す。こ\ではウエノ・にほう素イ
オン注入工程を受けさせる。はう素イオンのエネルギー
は、イオンがネガ形フォトレジスト層14及びフィール
ド酸化物層のような絶縁材料層111とを突き抜け、半
導体本体10の表面直下の浅い所に延在するイオン注入
領域即ちチャネルストッパzOが形成されるようなもの
とする。このイオンエネルギーは厚いポジ形フォトレジ
スト層16を貫くには不十分なものとする。このほう素
のイオン添加は電界効果トランジスタのしきい値電圧が
所望通り高いものが得られるよう調整す 。
オン注入工程を受けさせる。はう素イオンのエネルギー
は、イオンがネガ形フォトレジスト層14及びフィール
ド酸化物層のような絶縁材料層111とを突き抜け、半
導体本体10の表面直下の浅い所に延在するイオン注入
領域即ちチャネルストッパzOが形成されるようなもの
とする。このイオンエネルギーは厚いポジ形フォトレジ
スト層16を貫くには不十分なものとする。このほう素
のイオン添加は電界効果トランジスタのしきい値電圧が
所望通り高いものが得られるよう調整す 。
る。この電界効果トランジスタに究局的には後の処理工
程で作られる醗化物層lz上に設けられる導電性のゲー
ト形成層のチャネルストッパzOとフィールド階化物層
11の組み合せにより与えられる。チャネルストッパz
Oのほう素濃変は、電界効果トランジスタのチャネルス
トッパのしきい値電圧を活性領域にあるトランジスタの
正規の電圧レベルではその導通が十分妨けるレベル進上
げるに足る程は高くなければならない。
程で作られる醗化物層lz上に設けられる導電性のゲー
ト形成層のチャネルストッパzOとフィールド階化物層
11の組み合せにより与えられる。チャネルストッパz
Oのほう素濃変は、電界効果トランジスタのチャネルス
トッパのしきい値電圧を活性領域にあるトランジスタの
正規の電圧レベルではその導通が十分妨けるレベル進上
げるに足る程は高くなければならない。
イオン注入工程の次に、露光されなかったポジ形のフォ
トレジスト層16を高論度の現像液に約10分という長
時間さらすことに1り喰去する。
トレジスト層16を高論度の現像液に約10分という長
時間さらすことに1り喰去する。
このポジ形の7オトレジスト署16が除去される際、ネ
ガ形フォトレジスト層14の露光から保映されて匹た部
分も現像除去され、第4図に示す構造のものが残る。第
壱図では現像されたネガ形フォトレジスト層14が開口
zzでパターン化されて訃り、この開ロzz灯チャネル
ストッパzO0線どうしの間にあり、これらの縁と整列
しており。
ガ形フォトレジスト層14の露光から保映されて匹た部
分も現像除去され、第4図に示す構造のものが残る。第
壱図では現像されたネガ形フォトレジスト層14が開口
zzでパターン化されて訃り、この開ロzz灯チャネル
ストッパzO0線どうしの間にあり、これらの縁と整列
しており。
厚−絶縁材料層lsの一部が露出して−る。
コラなると残っているネガ形フォトレジスト層14が厚
い絶縁材料層1zを選択的にエッチし去り、開口を残す
マスクとして用りられる。フィールド酸化物絶縁層1B
の場合は、エッチャントは権釈され九7ツ化水票酸とす
ることができ、シリラン窒化物絶縁材料層1gの場合は
01r4ガス内でシリコン窒化8111をプラズマエツ
チングすることができる。絶縁材料層1gがパターンを
描いてエツチングされた後、ネガ形フォトレジスト層l
令を高I11度の現像液に長時間さらすことにエリ除去
し去る。ζうして第5図に示した構造が残る。
い絶縁材料層1zを選択的にエッチし去り、開口を残す
マスクとして用りられる。フィールド酸化物絶縁層1B
の場合は、エッチャントは権釈され九7ツ化水票酸とす
ることができ、シリラン窒化物絶縁材料層1gの場合は
01r4ガス内でシリコン窒化8111をプラズマエツ
チングすることができる。絶縁材料層1gがパターンを
描いてエツチングされた後、ネガ形フォトレジスト層l
令を高I11度の現像液に長時間さらすことにエリ除去
し去る。ζうして第5図に示した構造が残る。
第す図に示した鐘終構造でL、厚い絶縁材料層lzの開
口z4と下−に横方向に離れて延在するチャネルストッ
パ20とは縁どうしが自己整合している。チャネルスト
ッパzOを作るためのイオン注入工程は絶縁材料層li
Iを形成した後行なわれるから、選択酸化処理の結果生
ずる「バードビーク効果」は存在しない。斯くして、厚
い絶縁材料層1mの開口24が活性トランジスタ領域を
画成する場合、この活性トランジスタ領域の寸法が更に
減少することはない。図示されてはいないが、明らかに
開口z4の枠内でチャネルストッパ20どうしの間の半
導体本体lO上と内K M2S形のトラ/ジスタを作る
ことができる。
口z4と下−に横方向に離れて延在するチャネルストッ
パ20とは縁どうしが自己整合している。チャネルスト
ッパzOを作るためのイオン注入工程は絶縁材料層li
Iを形成した後行なわれるから、選択酸化処理の結果生
ずる「バードビーク効果」は存在しない。斯くして、厚
い絶縁材料層1mの開口24が活性トランジスタ領域を
画成する場合、この活性トランジスタ領域の寸法が更に
減少することはない。図示されてはいないが、明らかに
開口z4の枠内でチャネルストッパ20どうしの間の半
導体本体lO上と内K M2S形のトラ/ジスタを作る
ことができる。
明らかにトランジスタを作る代りに、Pチャネルストッ
パzOどうしの間で開口z4の枠内に構えわる活性中導
体領域を他の装置1例えば細長い半導体の相互接続のた
めのN拡散若しくは注入領域又は金属との相互接続を行
なうためのCコンタクト領域を形成するOK使用するこ
とができる。
パzOどうしの間で開口z4の枠内に構えわる活性中導
体領域を他の装置1例えば細長い半導体の相互接続のた
めのN拡散若しくは注入領域又は金属との相互接続を行
なうためのCコンタクト領域を形成するOK使用するこ
とができる。
活性領域を形成する九めのシリコンエッチヲ除くことに
よりシリコン本体lOと絶縁材料層ISとの間の界面で
ひどい表面の荒れを回避することができる。開口z4内
で良好な金属との相互接続を作る間■のように、この処
理の時は光の反射間■が回避できる。
よりシリコン本体lOと絶縁材料層ISとの間の界面で
ひどい表面の荒れを回避することができる。開口z4内
で良好な金属との相互接続を作る間■のように、この処
理の時は光の反射間■が回避できる。
明らかに、第1のフォトレジスト層をネガ形のフォトレ
ジストにする代りに、ポジ形の7オトレジストとするこ
とができる。仁の揚台は第3の7オトレジスト層をネガ
形の7オトレジストとすることができる。そしてこの場
合はマスク18U相補的にし、斜めに・・ツチングした
部分が放射線にチャネルストッパzOを形成するために
、はう素の代りに他のアク七ブタイオンに、ドナーイオ
ンを用いることもできる。シリコン以外の他の半導体材
料を使用することもでき、化学エツチングの他に他のエ
ツチング法、例えばプラズマエツチングを用いることも
できる。
ジストにする代りに、ポジ形の7オトレジストとするこ
とができる。仁の揚台は第3の7オトレジスト層をネガ
形の7オトレジストとすることができる。そしてこの場
合はマスク18U相補的にし、斜めに・・ツチングした
部分が放射線にチャネルストッパzOを形成するために
、はう素の代りに他のアク七ブタイオンに、ドナーイオ
ンを用いることもできる。シリコン以外の他の半導体材
料を使用することもでき、化学エツチングの他に他のエ
ツチング法、例えばプラズマエツチングを用いることも
できる。
第1〜5因は本発明製造方法の種々の段階を示す略式断
面図である。 lO・・・半導体本体、1g・・・絶縁材料層、1+・
・・@lのネガ形フォトレジスト層、16・・・第3の
ポジ形7オトレジスト層、18・・・マスク、go・・
・チャネルストッパ。 で
面図である。 lO・・・半導体本体、1g・・・絶縁材料層、1+・
・・@lのネガ形フォトレジスト層、16・・・第3の
ポジ形7オトレジスト層、18・・・マスク、go・・
・チャネルストッパ。 で
Claims (1)
- 【特許請求の範囲】 L 半導体本体の表面部に、イオン注入領域を設けるの
であるが、このイオン注入領域の縁がこのイオン注入部
の上方にある絶縁層部の縁と自己整合させる方法におい
て、半導体本体を絶縁層でお\い、この絶縁層を第1の
フォトレジスト層でお\い、この1lIIlのフォトレ
ジスト層を第2のフォトレジスト層テお\い、上記第1
と第2のフォトレジスト層の一方をポジ形のフォトレジ
ストとし、他方をネガ形のフォトレジストとし、上記フ
ォトレジスト層の境界が前記表面部を画する縁に対応す
る区域だけを両フォトレジスト層が感応する放射線にさ
らし、この後で*Sのフォトレジスト層の可溶部を分解
し、第1のフォトレジスト層と前記絶縁層とを介してイ
オンを注入して前記イオン注入領域を形成し、このイオ
ン注入fr−溶けていない第2の゛フォトレジスト層部
並びにその下にある第1のフォトレジスト層及び絶縁層
部の組み合せによりマスクし、次に可溶性の第1のフォ
トレジスト層部とその上にある第2のフォトレジスト層
部とを取り除き、第1のフォトレジストの残部をエツチ
ングマスクとして用いてエツチングすることにより絶縁
層を取り除くことを特徴とする半導体装置の自己整合方
法O 亀 前記第1のフォトレジスト層やIネガ形フォトレジ
ストを具え、前記第2のフォトレジスト層がポジ形のフ
ォトレジストを具えることを特徴とする特許請求の範囲
第1項記載の半導体装置の自己整合方法。 亀 半導体本体をシリコンとし、前記絶縁層がこのシリ
コン上に熱成長させ九二酸化シ1ノコンを具えることを
特徴とする特許請求の範囲I!1項又は第2項記載の半
導体装置の自己整合方法。 表 前記絶縁層がシリコン窒化物を具えることを特徴と
する特許請求の範囲前記各項のい−rれか−項に記載の
半導体装置の製造方法。 賑 前記二階化シリコン層の厚さを約400〜15 Q
Q mu厚とすることを特徴とする特許請求の範囲第
8項記載の半導体装置の自己整合方法。 亀 前記@lのフォトレジスト層を約@ Q Q sm
厚とし、前記第2のフォトレジスト層を約1500 n
m厚とすることを特徴とする特許請求の範囲前記各項の
いずれか一項に記載の半導体装置の自己整合方法。 1 前記半導体本体がp形シリコンを具え、前記不純愉
゛イオンがほう票イオンを具えることを特徴とする特許
請求の範囲前記各項のいずれか一項に記載の半導体装置
の自己整合方法。 龜 前記第2のフォトレジスト層を化学エツチングによ
り除去し、その後で前記の第1の7オトレジスト層の下
側にある部分を現儂液で取り除くことを特徴とする特許
請求の範囲前記各項のいずれか一順に記載の半導体装置
の自己整合方法。 亀 絶縁層を化学エツチングにより除去することを特徴
とする特許請求の範囲前記各項のいずれか一項に記載の
半導体装置の自己整合方法。 l(L 絶縁層をエツチングした後、残っている第1
のフォトレジスト層の部分を除去することを特徴とする
特許請求の範囲各項のいずれか一項に記載の半導体装置
の自己整合方法0IL 第1のフォトレジスト層の残
っている部分を化学エツチングにより除去することを特
徴とする特許請求の範囲第10項記載の半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/329,364 US4398964A (en) | 1981-12-10 | 1981-12-10 | Method of forming ion implants self-aligned with a cut |
| US329364 | 1994-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107630A true JPS58107630A (ja) | 1983-06-27 |
Family
ID=23285045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214551A Pending JPS58107630A (ja) | 1981-12-10 | 1982-12-07 | 半導体装置の自己整合方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4398964A (ja) |
| JP (1) | JPS58107630A (ja) |
| DE (1) | DE3244588A1 (ja) |
| FR (1) | FR2518315A1 (ja) |
| GB (1) | GB2111305B (ja) |
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-
1981
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-
1982
- 1982-12-02 DE DE19823244588 patent/DE3244588A1/de not_active Withdrawn
- 1982-12-06 FR FR8220395A patent/FR2518315A1/fr active Granted
- 1982-12-06 GB GB08234746A patent/GB2111305B/en not_active Expired
- 1982-12-07 JP JP57214551A patent/JPS58107630A/ja active Pending
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| JP2017092256A (ja) * | 2015-11-10 | 2017-05-25 | 富士電機株式会社 | 半導体デバイスの製造方法 |
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| Publication number | Publication date |
|---|---|
| GB2111305B (en) | 1985-11-20 |
| GB2111305A (en) | 1983-06-29 |
| FR2518315A1 (fr) | 1983-06-17 |
| US4398964A (en) | 1983-08-16 |
| FR2518315B1 (ja) | 1985-03-01 |
| DE3244588A1 (de) | 1983-07-14 |
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