JPH04220746A - バス診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はバス診断回路に関し、特に複数の
データ転送モジュールが同一のバスに接続されたバス構
造のバス異常を検出するバス診断回路に関するものであ
る。

【０００２】

【従来技術】複数のデータ転送モジュール相互間でデー
タを転送するための構成としては図４に示すような構成
が採用されている。バス１７に接続されたｎ（２以上の
整数）台のデータ転送モジュール＃１〜＃ｎにおいて、
各モジュール内部でハードウェア異常（故障）が発生し
た場合、各モジュール内部に夫々設けられたパリティ検
出回路６によりそのハードウェア異常モジュールが検出
されるように構成されている。

【０００３】しかしながら、バス１７の異常を検出する
ための検出手段は設けられていないので、バス１７上（
バスドライバ４及びバスレシーバ５を含む）に異常が発
生した場合には、どのモジュールに異常が発生したかを
特定することが困難であり、よって全てのモジュールが
交換単位となる可能性がある。

【０００４】尚、バス制御部７はモジュールの１つにバ
ス使用権を許可したり、バス解放等の制御をなすための
回路であり、各モジュールからのバス使用要求ＲＥＱ　
１〜ｎに対して所定規則に従って１つのバス使用許可Ａ
ＣＫ　ｉ（ｉは１〜ｎの所定整数）を与える。

【０００５】レジスタ２はデータ転送用のレジスタであ
り、レジスタ３はデータ受信用のレジスタである。

【０００６】上述した従来のバス構成では、バス異常時
の検出手段が無いので、バス上での故障なのか、モジュ
ール内での故障なのかの判定が困難である。故障特定の
ためには、モジュール１つ１つを順次チェックして故障
モジュールを特定し、全モジュールに異常が見つからな
い場合に始めてバス異常であることが判明することにな
り、よって故障特定が極めて煩雑である。

【０００７】

【発明の目的】そこで、本発明はこの様な従来のものの
欠点を解決すべくなされたものであって、その目的とす
るところは、バス上での異常を簡単かつ速やかに検出す
ることができるようにしたバス診断回路を提供すること
にある。

【０００８】

【発明の構成】本発明によれば、データ転送用のバスと
、前記バスを介して相互にデータ転送をなす複数のモジ
ュールと、前記モジュールの１つにバス使用権を許可す
るバス制御部とを含むデータ転送システムにおけるバス
診断回路であって、バス診断要求に応答して、バス診断
のためのデータとしての論理“０”及び論理“１”を択
一的に前記バスを構成する各ビット線へ供給する手段と
、論理“０”及び論理“１”が夫々供給されているとき
に前記バスの各ビット線の出力状態を夫々検出する検出
手段とを含み、この検出手段の検出結果に応じて前記バ
スのオープン，ショート状態を検出するようにしたこと
を特徴とするバス診断回路が得られる。

【０００９】

【実施例】以下に、本発明の実施例について図面を参照
しつつ詳細に説明する。

【００１０】図１は本発明の一実施例の回路図であり、
図４と同等部分は同一符号により示している。本実施例
によるバス診断回路は、バス診断データとして論理“０
”及び論理“１”を選択する選択回路９と、この選択回
路９の出力をバス上に出力するトライステート回路８と
を有する。これ等選択回路９及びトライステート回路８
はバス１７のビット幅に等しい数だけ設けられており、
トライステート回路８から夫々対応するバスビット線へ
バス診断データが供給されるようになっている。更に、
バス上のショート状態を検出するショート検出回路１１
と、オープン状態を検出するオープン検出回路１０と、
バス診断状態であることを示す診断フラグ１４と、オー
プン及びショート検出回路１０，１１の各出力をバス診
断状態で異常表示レジスタ（ＥＩＦ）１６に取込むため
のアンドゲート１２，１３、インバータ１５よりなるタ
イミング回路とを有している。

【００１１】オープン検出回路１０はバス１７の各ビッ
ト線からの出力を入力とするオアゲートであり、その出
力はタイミング回路１２によりレジスタ１６に取込まれ
る。ショート検出回路１１はバス１７の各ビット線から
の出力を入力とするナンドゲートであり、その出力はタ
イミング回路１３によりレジスタ１６に取込まれる。

【００１２】かかる構成おいて、＃１モジュールから＃
２モジュールにデータ転送が行われているとき、＃１モ
ジュール内でハードウェア故障（２０）が発生したとす
ると、不正データがバス１７上に送出されて不正データ
が＃２モジュールの受信レジスタ３にセットされる。よ
って、＃２モジュールのパリティ検出回路６でデータ不
正が検出されるから＃１モジュールを交換単位とするこ
とができる。以上は従来例と同一である。

【００１３】次に、モジュール＃１のバス部（ドライバ
／レシーバ４，５を含む）にてバス故障（２１）が発生
した場合の検出は次のとおりである。電源立上げ直後、
ファームウェアによって診断フラグ（ＴＦ０　，ＴＦ１
　）１４を診断状態にセットする。

【００１４】バスのオープン状態を先ず検出するために
、この診断フラグ１４に“１０”をセットする。これに
より、各トライステート回路８がオンとなり、各選択回
路９からの診断データ“０”がバス１７の各ビット線へ
供給されると共に、タイミング回路１２がインバータ１
５の出力によりオンとなり、オープン検出回路１０の出
力がレジスタ１６へ取込み可能状態になる。

【００１５】ここで、バスのビット線のうち１本でもオ
ープン状態になっていれば、そのオープン状態のビット
線出力（オアゲート１０への入力）が“１”となり、他
の正常ビット線出力は全て“０”を示すことになる。よ
って、このときオープン検出回路であるオアゲート１０
の出力は“１”となり、これがタイミングゲート１２に
より取込まれて表示レジスタ１６へセットされ、バスオ
ープン状態が検出されるのである次に、バスのショート
状態を検出するには、診断フラグ１４に“１１”をセッ
トする。これにより、各トライステート回路８がオンと
なり、選択回路９から診断データ“１”がバス１７の各
ビット線へ供給されると共に、タイミング回路１３がオ
ンとなって、ショート検出回路１１の出力がレジスタ１
６へ取込み可能状態になる。

【００１６】ここで、バスのビット線のうち１本でもシ
ョート状態になっていれば、そのショート状態のビット
線出力（ナンドゲート１１への入力）が“０”となり、
他の正常ビット線出力は全て“１”を示すことになる。 よって、このときショート検出回路であるナンドゲート
１１の出力は“１”となり、これがタイミングゲート１
３により取込まれて表示レジスタ１６へセットされ、バ
スショート状態が検出されるのである。

【００１７】図２は本発明の他の実施例の回路図であり
、図１と同等部分は同一符号で示している。図１の実施
例では、バス診断を電源立上げ直後に行う場合であるが
、本実施例では、バス診断を通常動作の合間に行うもの
である。そのために、バス制御部７からのバス未使用状
態を示すバス未使用信号ＮＡＣＫの発生タイミングに応
答してバスオープン，ショート検出を行うようにしたも
のである。

【００１８】このバス未使用信号ＮＡＣＫによりトライ
ステート回路８を夫々オンとし、この信号ＮＡＣＫをＦ
Ｆ（フリップフロップ）３０にセットする。このＦＦ３
０の反転出力と信号ＮＡＣＫとをタイミングゲート１２
へ入力し、その逆相出力をタイミングゲート１３へ入力
すると共に選択回路９の選択信号としている。他の構成
は図１のそれと同一となっている。

【００１９】バス故障（２１）が発生した場合、バス未
使用状態において、ＦＦ３０，ナンドゲート３１による
微分回路によって最初の１Ｔ（クロックサイクル）間、
バス上に診断データ“０”が送出され、オープン検出回
路１０とその検出タイミング回路１２とにより、バスオ
ープン状態が検出されることは図１の例と同様である。 次に１Ｔでは、バス上に診断データ“１”が送出され、
ショート検出回路１１とその検出タイミング回路１３と
によりバスショート状態が検出される。

【００２０】図３は図１，２に示したバス制御部７をさ
らに詳細に示すブロック図である。このバス制御部７は
、各モジュール＃１〜＃ｎからのバス要求信号ＲＥＱ１
〜ＲＥＱｎを保持するバス要求保持レジスタ（ＲＥＱＲ
）　４０と、各モジュール＃１〜＃ｎからのバス要求の
優先度を決定するバスリクエスト優先回路４１と、各モ
ジュール＃１〜＃ｎへのバス使用許可信号ＡＣＫ１〜Ａ
ＣＫｎを保持するバス使用許可保持レジスタ（ＡＣＫＲ
）４２と、全てのモジュール＃１〜＃ｎがバス未使用状
態であることを示すバス未使用信号ＮＡＣＫを出力する
ＯＲゲート４３と、データ転送終了時にバス使用許可信
号ＡＣＫ１〜ＡＣＫｎを不活性化するためのオアゲート
でなるリセット回路４５とから構成されている。このリ
セット回路４５の入力は各モジュール＃１〜＃ｎにおい
てデータ転送が終了したことを表すデータ転送終了信号
ＥＮＤ１〜ＥＮＤｎである。

【００２１】

【発明の効果】叙上の如く、本発明によれば、バスオー
プン，ショート状態を検出するバス異常検出回路を設け
ることにより、バス上の異常が直ちに検出可能となるの
で、異常箇所の特定が容易にかつ速やかに行われ、シス
テムダウン時の復旧時間が短縮できるという効果がある
。

【図面の簡単な説明】

【図１】本発明の実施例の回路図である。

【図２】本発明の他の実施例の回路図である。

【図３】バス制御部の具体例を示すブロック図である。

【図４】従来の故障診断方法を説明するためのブロック
図である。

【符号の説明】

８　　バスドライバ ９　　選択回路 １０　　オープン検出回路 １１　　ショート検出回路 １２　　オープン検出タイミング回路 １３　　ショート検出タイミング回路 １６　　異常表示レジスタ １７　　バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データ転送用のバスと、前記バスを介
   して相互にデータ転送をなす複数のモジュールと、前記
   モジュールの１つにバス使用権を許可するバス制御部と
   を含むデータ転送システムにおけるバス診断回路であっ
   て、バス診断要求に応答して、バス診断のためのデータ
   としての論理“０”及び論理“１”を択一的に前記バス
   を構成する各ビット線へ供給する手段と、論理“０”及
   び論理“１”が夫々供給されているときに前記バスの各
   ビット線の出力状態を夫々検出する検出手段とを含み、
   この検出手段の検出結果に応じて前記バスのオープン，
   ショート状態を検出するようにしたことを特徴とするバ
   ス診断回路。