JPS58108475A - テストベクトルのシーケンスを発生する装置 - Google Patents

テストベクトルのシーケンスを発生する装置

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JPS58108475A
JPS58108475A JP57182232A JP18223282A JPS58108475A JP S58108475 A JPS58108475 A JP S58108475A JP 57182232 A JP57182232 A JP 57182232A JP 18223282 A JP18223282 A JP 18223282A JP S58108475 A JPS58108475 A JP S58108475A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタル情報をストアし且つ検索する方式に藺
するものであって、更に詳報には、デジタルテスタに対
する局所データチャンネルメモリ内にストアされるデジ
タル情報の―を圧縮し、必要とされるストア空間の量を
減少させ電子コンポーネントの完全なテストを行なうこ
とを可能とした方式に関するものである。
米国特許第３，８７０，９５３Ｊｌに開示されているタ
イプのインサーキット／機能電子コンポーネントテスタ
の様なデジタルテスタに於いては、テストベクトルが中
央制御コンピュータによって発生され、最終的にプリン
ト配線基板上の種々のノードに印加されて、集積ａ路チ
ップの様な回路基板上の電子コンポーネントを動作させ
て他のノードに於いて応答信号を発生させる。テスト中
のコンポーネントによって発生された応答信号は予定さ
れた応答と比較され、そのコンポーネントが適切に機能
しているか否かが判別される。励起信号の様なノードへ
印加されるテストベクトルの性質としては、それらが回
路基板上の他のコンポーネントに悪影響を与えるもので
はなり、°且つテスト中のノードに接続されることのあ
る他のコンポーネントの影響を受けることがない様にテ
スト中の回路のノードを十分に駆動することが可能なも
のである必要がある。他の回路へ接続されていない電子
コンポーネント、例えば個々のＩＣをテストするデジタ
ルテスタやエツジ接続子を介して全回路基板を機能的に
テストするデジタルテスタ等に於いては、励起信号が画
一的に印加され、且つ応答が画一的に測定されるもので
あるが、他のコンポーネントに悪影響を与える問題及び
他の信号レベルに打勝たねばならないという問題は存在
していない。
典型的なデジタルテスタは５００以上の個々のデータチ
ャンネルを有する場合もあり、これらのデータチャンネ
ルを介して励起信号が回路基板に印加され、且つ応答信
号が受は取られる。回路基板へ印加されるテストベクト
ルの速度を向上させる為に、各データチャンネルはそれ
自身の局所メモリを有しており、該局所メモリはテスト
手順の開始時点に於いて中央制御器によって発生された
テストベクトルをＯ−ドされる。局所メモリはテストベ
クトルがコンピュータによって発生される速度よりも著
しく速い速度で回ＩＩ板へ印加することが可能であり、
且つ互いに独立して印加させることが可能なものであっ
て、従って回路基板上の電子コンポーネントの全てをテ
ストする時間を著しく短縮することが可能である。
マイクロエレクトロニクスの技術が進歩し、且つ集積回
路が小規模から大規模へ、且つ超大規模装置へと進展す
るに従い、テストパターンの長さ、即ちコンポーネント
を完全にチェックするのに必要なテストベクトルの数が
著しく増加し、その結果各データチャンネルに対する局
所メモリに制限を課する様になる。この１！１ｌＩｌ＆
ｔ１各データチヤンネルに対する局所メモリを構成する
為にシフトレジスタを使用しているテスタに於いて特に
ＩＩＩなものである。メモリの内容がレジスタから１度
シフト出力されると、テスト手順を再び開始する前に新
たなテストベクトルをレジスタに再ロードせねばならな
い。局所メモリへ情報をロードするのに必要とする時開
は、ある装置をテストするのに必要とする金時間に於い
て重要な部分を占め、従ってテスト中に再ロードを行な
う必要性が存在するということはテスト手順の全効亭を
１しく低下させるものである。更に、シフトレジスタ型
メモリに関連した別の同層としては、テストベクトルが
メモリから１度シフト出力されると、それが再びメモリ
内に再ロードされ且つその全ての段を介してシフト動作
される迄再度使用されることが出来ないということであ
る。
この様なシフトレジスタ型メモリに関連した問題を解消
する為に、データチャンネル情報をストアする為にラン
ダムアクセス（ＲＡＭ）型のメモリを使用するテスタが
提案されている。この様な構成に於いては、メモリ内の
所定の位置をアドレスすることによって回路基板上のノ
ードにテストベクトルを印加させることが可能なもので
あり、従ってテストベクトルがメモリから読出されたと
してもその内容は失われることがないので再使用するこ
とが可能なものである。更に、ランダムアクセスメモリ
はストアされているテストベクトルを再呼出しする為に
サブルーチン命令及びループ命令を使用することを可能
とし、従ってテスト手順に於ける各サイクルに対し１個
のメモリ位置を割当てることが必要ではなく、従ってテ
ストデータを圧縮する可能性を与えている。しかしなが
ら、従来のランダムアク上。各型メモリに関連する欠点
の１つとしては、テスト手順に於けるシーケンスを実行
している場合に変数データをアクセスすることが出来な
いということである。即ち、中央制御コンピュータから
テストベクトルがｌｌＲＡＭ八Ｏ−ドへれると、データ
は固定され、テスト中の回路から得られる異なったタイ
プの出力信号に応答してテストベクトルのシーケンスを
変更することが出来ないものである。
上述した如き問題を解消する試みとして提案されている
メモリ方式がＴ　ｒｅｎｔ　　ＣａＶｅの寄稿による“
し８１テスタに適合可能なテストパターンの圧縮（Ｃｏ
ｕｒｅｓｓｌｎＱ　　Ｔｅ５ｔ　　ｐａｔｔｅｒｎｓ　
　Ｔ。
Ｆ　ｉｔ　　Ｉ　ｎｔｏ　　Ｌ　Ｓ　Ｉ　　Ｔｅ５ｔｅ
ｒｓ）”、エレクトロニクス、　１９７８年１０月１２
日、１３６−１４０員の文献に記載されている。この文
献に開示されている局所メモリ方式に於いては、データ
チャンネルに対するテストベクトルをストアする為にラ
ンダムアクセスメモリとシフトレジスタとの両方を使用
するものである。即ち、テストパターンベクトルがＲＡ
Ｍにロードされ、テストパターンＩｉ制御器によってア
ドレスされる。シフトレジスタには変数データがロード
され、該変数データは、例えばＲＡＭで実行されるサブ
ルーチン又はループの合間に於いて先入先出し法によっ
てテストパターン内へ押入することが可能なものである
。
この様な二■メモリ構造とすることによって、ランダム
アクセスメモリ内にストアされているテストパターンへ
変数データを挿入させることが可能なものではあるが、
シフトレジスタメモリに関連する欠点が払拭されている
訳では無い。特に、テストベクトルに於ける変数がシフ
トレジスタメモリからシフト出力されると、メモリ内に
再度ロードされる迄それを再使用することは不可能であ
る。新たな変数をテストパターン内に押入する毎にシフ
トレジスタを再ロードせねばならないという必要性は、
テスタの全処理能力に於いて重要な役割を演じ続けるこ
ととなる。
本発明は、以上の点に鑑み成されたものであって、従来
技術に於ける欠点を解消し、デジタルテスタの局所メモ
リ内にストアされるテストベクトル情報を圧縮すること
が可能な方法及び装置を提供することを目的とする。
本発明の１特徴に於いては、テストベクトルのシーケン
スを発生する方法を提供するものであって、前記方法が
、１組のテストベクトルをストアし、前記テストベクト
ル内に挿入すべき変数のリストをストアし、１組のテス
トパターン命令をストアし、ストアしたテストパターン
命令に応答して前記テストベクトルの１つをアクセスす
る為の第１アドレス信号を発生し、前記変数の１つをア
クセスする為の第２アドレス信号を発生し、ストアされ
たテストパターン命令に応答して前記テストベクトル又
は前記変数の一方をアクセスする為に前記第１アドレス
信号及び前記第２アドレス信号の一方を選択的に使用す
る各工程を有するものである。
本発明の別の特徴によれば、テストベクトルのシーケン
スを発生する装置を提供するものであって、前記装置が
、第１１のテストベクトル及び前記第１組のテストベク
トルｈに挿入すべき変数を表わす第２組のテストベクト
ルをストアする第１メモリと、テストパターン命令をス
トアする第２メモリと、前記第２メモリ内にストアされ
ている命令に応答し前記第１メモリをアドレスして前記
第１組からテストベクトルをアクセスするテストパター
ン制御器と、前記第２メモリ内にストアされている命令
に応答し前記第１メモリをアドレスして前記第２組から
テストベクトルをアクセスするベクトルデータ制御器と
、前記第２メモリからの命令に従って前記テストパター
ン制御器又は前記ベクトルデータ制御器からのアドレス
信号を前記第１メモリへ選択的に印加するスイッチング
手段とを有するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。以下の説明に於いては、本発
明の好適実施例に付いて特に本発明をインサーキット型
デジタルテスタに実施した場合に付いて説明を行なう。
しかしながら、本発明はこの様な特別の構成に限定され
るべきものではなく、更に広開な適用可能性を有するも
のであることに留意すべきである。例えば、機能テスタ
及び−々のコンポーネントのテスタ等の様なコンポーネ
ントに励起信号として印加されるテストベクトルをスト
アするメモリ装置を有する任意のタイプのデジタルテス
タへ本発明を適用することが可能なものである。
本発明を適用したインサーキット型デジタルテスタの例
を第１図にブロック図で示しである。テスタの動作は大
略中央制御回路１０によって制御され、中央制御回路１
０は、テストされるべきコンポーネントに印加するテス
トベクトルを発生したり、印加させた１組の信号に対す
るコンポーネントの応答を評価したり、テスト信号の一
般的なシーケンス及びタイミングを記憶したりする種々
の機能を有している。入出力インターフェース回路１２
が、中央−−一１０をプログラム制御回路１４及びシー
ケンス制御回路１６へ接続させている。プログラム制御
回路１４及びシーケンス制御回路１６は、中央側−５ｉ
ｏによって発生されたデータ信号及びタイミング信号を
受取り、付加的なタイミング信号及びアドレス信号を発
生してデータをスイッチング回路１８内の適宜のメモリ
装置へ送給する。スイッチング回路１８もまた制御スイ
ッチ及び駆動回路を有している。プログラム制御回路１
４及びシーケンス制御回路１６もまたタイミング信号を
発生し、これらのタイミング信号はスイッチング回路１
８内の種々のスイッチへ印加される。
スイッチング回路１８は複数個のデータチャンネルを有
しており、各データチャンネルは局所メモリと、１個又
はそれ以上の制御スイッチと、駆動器−検知器対とを有
している。スイッチング回路１８とテスト中の回路基板
２０との間に於いて情報がテストビン装置２２を介して
交換される。
テストビン装置１２２はスイッチング回路１８に於ける
データチャネルを回路基板上のノードに接続させる。テ
ストピン装置２２は、例えば回路基板２０上のノードに
接触可能なスプリング負荷したアレイ上に配列したビン
を有する針床型装置とすることが可能である。テストピ
ン装置に於けるピン数がスイッチング回路１８に於ける
データチャンネル数よりも大きいので、データチャンネ
ルを適宜のマルチプレクサ装置２４を介して選択的にビ
ンへ接続させることが可能である。
動作に付いて説明すると、テスト期間中に回路基板上の
種々のノードへ印加すべきテストベクトルをスイッチン
グ回路１８内の局所メモリヘロードさせる。これらのテ
ストベクトルは中央制御器１０によって発生され、プロ
グラム制御回路１４及びシーケンス制御回路１６を介し
て適宜のメモリへ送られる。メモリへのロードが終了す
ると、メモリはスイッチング回路１８に於ける制御スイ
ッチを介してデータチャンネルの駆動器へ選択的に接続
され、励起信号を回路基板２０のノードへ印加させる。
印加された励起信号に対する回路基板上のコンポーネン
トの応答が予定の結果と比較されてそのコンポーネント
が適切に動作しているか否かを判別する。この様な比較
は各個々のデータチャンネルに対してスイッチング回路
１８内に於いて行なうことが可能なものであるが、一方
プログラム制御回路１４又は中央制御器１０に於いても
行なうことが可能である。
本発明を構成するシーケンス制御回路１６及びスイッチ
ング回路１８の部分を更に詳細に第２図にブロック図で
示しである。スイッチング＠路１８に於ける各データチ
ャンネルは、局所メモリ２６を有しており、局所メモリ
２６は励起ＲＡＭ２８と応答ＲＡＭ３０とを有している
。励起ＲＡＭ２８には主励起信号のシーケンスを表わす
テストベクトルと、予定の応答信号と、テスト中の回路
基板のノードへ印加されるべきベクトル信号のサブルー
チンとがＯ−ドされる。励起ＲＡＭ２Ｂはまた励起信号
のシーケンスの中へ挿入すべき変数を表わすベクトルの
リストを有している。
励起ＲＡＭ２８は駆動レジスタ３４を介して駆動器３２
に接続されている。駆動レジスタ３４は励起ＲＡＭ２８
のアドレスされた位置にストアされているテストベクト
ル情報を受取り、クロックパルスφＳに応答して駆動１
１３２へ適宜の電流ベクトル信号を印加する。次いで、
駆動器３２は適宜の電流又は電圧信号をテスト中の回路
基板上に於けるノードの１つに接続されているテロスト
ピン３６へ供給する。テストピン３６はまた受信器３８
へ接続されており、受信器３８はテストビン３６で受取
られた応答信号を測定レジスタ４０へ供給する。レジス
タ４０に於いて測定された結果は励起ＲＡＭ２８にスト
アされている予定の結果と、例えば適宜のコンパレータ
４２に於いて比較される。その比較の結果は応答ＲＡＭ
３０にストアされる。
励起ＲＡＭ２８及び応答ＲＡＭ３０へ印加すべきアドレ
ス信号がパターン制御器４４によって発生される。パタ
ーン制御器４４は印加された命令信号■に応答してアド
レス信号Ａを発生する任意の適宜の従来の装置を使用す
ることが可能であって、例えば２９１０シーケンサ等を
使用することが可能である。パターン制御器４４へ印加
される命令信号Ｉは、制御器４４によって発生されるア
ドレス信号Ａを受取るシーケンス命令ＲＡＭ４６内にス
トアされる。アドレス信号に応答してシーケンスＲＡＭ
４６から読取られる命令信号が、□先行する命令がパタ
ーンｗ４Ｉｌｌ器４４へ印加されているクロック期間中
に命令レジスタ４８内にストアされる。
ＲＡＭ４６からの命令信号Ｉはベクトルデータ制御器５
０へ入力信号として供給され、制御ｌ１１５０はパター
ン制御器４４からのアドレス信号へに応答して励起ＲＡ
Ｍ２Ｂによって発生されつつあるテストパターンベクト
ルのシーケンス内へ挿入されるべき変数に関するアドレ
ス信号ＲＯを発生する。ベクトルデータ制御−５０は適
宜の従来のインデックスレジスタで構成することが可能
であり、例えば２９０１Ａレジスタを使用することが可
能である。パターン制御器４４及びベクトルデータ制御
１１５０からのアドレス信号Ａ′ＥＬＵＲＯはアドレス
マルチプレクサ５２へ供給される。シーケンスＲＡＭ４
６からのシーケンス命令Ｉに応答して、アドレスマルチ
プレクサ５２はパターン制御器４４乃至はベクトルデー
タ制御器５０からの出力信号Ａ又はＲＯのどちらかをア
ドレス信号ＭＡとして励起ＲＡＭ２８及び応答ＲＡＭ３
０へ選択的に印加させる。
クロックパルスφＳが発生すると、パターン制御器４４
は入力端に現われるシーケンス命令Ｉｎに応答してアド
レス信号Ａｎを発生する。このアドレス信号はマルチプ
レクサ５２及びシーケンスＲＡＭ４６へ印加され、その
結果クロックパルス期間中に命令レジスタ４８内へ読込
まれるべき次のシーケンス命令Ｉ　　を発生する。同時
に、そｎ＋１ の前のアドレス信号に応答して励起ＲＡＭ２８からデー
タ出力として現われているベクトル情報ｖｎ−１がクロ
ック動作されて駆動レジスタ３４内へ送り込まれ、適宜
の電流ベクトルを駆動１１３２へ印加し、従って駆動器
３２はテストピン３６を介してテスト中の回路基板のノ
ードへ励起信号を供給する。
データチャンネルが励起信号を供給することに加えて、
又はその代りに、応答信号を測定すべく機能すると、テ
スト中の回路基板のテストされているノードに現われる
信号が受信器３８によって受取られ、測定クロックパル
スφ。の期間中に測定レジスタ４０内へクロック入力さ
れる。アドレスマルチプレクサ５２の出力端子に現われ
るアドレス信号は常に回路に印加されるベクトルよりも
１クロックパルス分先行しているので、テストしている
回路から応答が戻って来て測定レジスタ４０内へクロツ
タ入力される迄応答ＲＡＭ３０へのアドレスを遅延させ
ることが必要である。従って、アドレスマルチプレクサ
５２の出力端子と応答ＲＡＭ３０のアドレス入力端子と
の間に適宜のアドレス遅誕回路５４を介挿させて、ＲＡ
Ｍへ印加されるアドレス信号を１クロック周期分遅延さ
せる構成とすると良い。
パターン制御器４４のアドレス出力信号を制御するとい
うことに加えて、シーケンスＲＡＭ４６からの命令はベ
クトルデータ制御器５０内のレジスタを励起ＲＡＭ２８
内にストアされている所望の変数のアドレスに関する所
定位置へインデックスさせる。アドレスマルチプレクサ
５２はシーケンス命令Ｉに応答して、パターン制御器４
４のアドレス出力信号Ａ又はベクトルデータ制御器５０
からのレジスタ出力信号ＲＯの何れかを選択的に通過さ
せてアドレス信号ＭＡとして励起ＲＡＭ及び応答ＲＡＭ
へ供給する。従って、シーケンスＲＡＭ４６内にストア
されているシーケンス命令に従って、励起ＲＡＭ２ａ内
の所定の位置にストアされている変数データをパターン
制御！１４４によって発生されるアドレス信号に応答し
てＲＡＭから読出されたテストベクトルのパターン内へ
挿入させることが可能である。
励起ＲＡＭ２８及びシーケンスＲＡＭ４６をアドレスす
るということに加えて、パターン制御器４４からのアド
レス信号はテスタの動作をモニタする為の診断機能を与
える為に使用することが可能である。例えば、診断ＲＡ
Ｍ５６は所定のアドレス位置に同期信号をストアするこ
とが可能である。これらの同期信号は、例えば、１個の
２道数ビツトの様な極簡単な構成で良い。パターン制御
器４４が同期信号の１つのアドレスを発生すると、ＲＡ
Ｍ５６はテスト装置に対して外部的であるテストポイン
ト５８に於いて出力信号を発生する。
テストポイント５８に同期信号が現われることによって
、テストシーケンス中にテスタが適切なテストステップ
を踏んでいるということをオペレータが確かめることが
可能である。
変数をテストベクトルパターン中に挿入することが可能
であるということは、テスト中の回路力１ら受取られる
夫々異なった応答に従って異なった励起信号を印加する
ことが望ましいようなテスト状瞥に於いて特に有益なも
のである。例えば、印加した励起信号に対する応答が予
定されたものである場合には、所定のテストベクトルシ
ーケンスを継続して使用すれば良いが、−力応答が予定
されたものでなかった場合には、不適切な応答を発生す
る原因を突止める為の手助けとして異なった組のベクト
ルを印加することが望ましい。この様な場合に、シーケ
ンスＲＡＭ４６からの命令信号を条件付き命令とするこ
とが特策であり、その様な条件付き命令によってパター
ン制御器４４が測定された応答に基づいて２つの異なっ
たアドレス信号の一方を発生する構成とすることが良〜
）。／＜ターン制御器４４は、測定された応答が予定さ
れている応答と整合するものであるか否かを表わす入力
信号を、例えばコンパレータ４２から受取ることが可能
である。次いで、パターン制御１１４４はこの信号に基
づいて適切なアドレス命令を発生することが可能である
。
概して、次の励起信号を印加する前に、成る１個の励起
信号に対する応答を持つことをせずに出来るだけ高速で
テスト中の回路へ励起信号を印加させることが望まれる
。このような状態を第３図のタイミング線図に示してあ
り、そこに示した如く、２番目のテストベクトルを印加
させる為の信号φＳに於ける２番目のパルスが１番目の
ベクトルに対する応答を測定する為の信Ｊ！輻に２ける
第１パルスが終了する前に発生されている。しかしなが
ら、印加されるべきベクトルがその前のベクトルの応答
に基づいて発生される様に条件付けられている場合には
この様なタイミング構成を使用することが不可能である
ことは明らかである。
例えば、第３図に示した如く、コンポーネントに印加さ
れるべきベクトル３がベクトル２の応答に依存するもつ
である場′合には、ベクトル３を印加する前にこの様な
応答の測定を完了せねばならない。同様に、°シーケン
スＲＡＭ４６によって中止命令が出される場合には、ベ
クトル４に関し図示した如く、テスト手順を実際に中止
する前に最債に印加されたベクトルの測定が行なわれね
ばならない。
従って、データチャンネルに於けるパターン制御器４４
及びそれに関連するレジスタの動作を制御する上で可変
タイミングを使用することが望ましい。可変タイミング
とすることが可能な回路の１例を第４図にブロック図で
示しである。このタイミング回路はタイミングＲＡＭ５
６を有しており、タイミングＲＡＭ５６はφＳ及びφ□
の様な発生されるべきタイミング信号の発生速度に関す
る命令を有している。これらの命令は、例えば、中央制
御器１０によってＲＡＭ５６内に書込むことが可能であ
る。
これらの命令は適宜にクロック動作されるタイミングレ
ジスタ５８へ供給され、タイミングレジスタ５８はそれ
に従うてタイミング信号の発生を制御する。一方、タイ
ミング命令をアドレスレジスタ６０に供給することも可
能であり、その場合には、アドレスレジスタ６０がＲＡ
Ｍ５６から読取られるべき次のタイミング命令信号のア
ドレスを決定する。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例に限定されるべきものでは
無く、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であることは勿論である。
【図面の簡単な説明】
第１図はインサーキット型デジタルテスタの概略のレイ
アウトを示したブロック線図、第２図は本発明に基づい
て構成されたシーケンス制御回路及びスイッチング回路
の部分を示したブロック線図、第３図は異なったテスト
条件下に於いて種々のシーケンス制御レジスタへ印加さ
れるクロック信号に於ける変形例を示したタイミング線
図、第４図は可変タイミング制御を与える為に使用する
ことが可能なタイミング回路の１例を示したブロック線
図、である。 （符号の説明） １６：　シーケンス制御回路 １８：　スイッチング回路 ２６：　局所メモリ ２８：　励起ＲＡＭ ３０：　応答ＲＡＭ ３４：　駆動レジスタ ３６：　テストピン ４０：　測定レジスタ ４２：　コンパレータ ４４：　パターン制御器 ４６：　シーケンス命令ＲＡＭ ５０：　ベクトルデータ制御器 ５２：　アドレスマルチプレクサ ５４：　アドレス遅延回路 ５６：　診断ＲＡＭ ５８：　テストポイント 手続補正書（方幻 昭和５８年　２月　６日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５７年　特　許　原　第　１
８２２３２　１Ｊ２、発明の名称　　　テストベクトル
のインデックス方法及び装置３、補正をする者 事件との関係　　　特許出願人 ４、代理人

Claims (1)

  1. 【特許請求の範囲】 １、テストベクトルのシーケンスを発生する方法に於い
    て、１組のテストベクトルをストアし、前記テストベク
    トル内に挿入すべき１．変数のリストをストアし、１組
    のテストパターン命令をストアし、ストアされたテスト
    パターン命令に応答して前記テストベクトルの１つにア
    クセスする為の第１アドレス信号を発生し、前記変数の
    １つをアクセスする為の第２アドレス信号を発生し、ス
    トアされたテストパターン命令に応答して前記テストベ
    クトル又は前記変数の１つをアクセスする為に前記第１
    アドレス信号又は第２アドレス信号の一方を選択的に使
    用する、上記各工程を有することを特徴とする方法。 ２、上記第１項に於いて、１組の同期信号をストアし、
    前記第１アドレス信号の所定のものに応答して前記同期
    信号をアクセスする、上記各工程を有す◆ことを特徴と
    する方法。 ３、上記第１項に於いて、前記第１アドレス信号に応答
    して爾後のテストパターン命令をアクセスする工程を有
    することを特徴とする方法。 ４、上記第１項乃至第３項の内の何れか１項に於いて、
    前記第２アドレス信号がアクセスされたテストパターン
    命令に応答して発生されることを特徴とする方法。 ５、上記第１項乃至第４項の内の何れか１項に於いて、
    前記テストベクトル変数の所定の１つのアドレスに関係
    した位置にレジスタをインデックスし、メモリから読取
    ったテストベクトルのパターン内へ変数ベクトルを挿入
    する場合に前記レジスタのインデックスした位置に応答
    して前記第１メモリからテストベクトルを読取る、上記
    各工程を有することを特徴とする方法。 ６、上記第５項に於いて、前記レジスタのインデックス
    位置が前記第２メモリにストアされたテストシーケンス
    命令によって決定されることを特徴とする特許 １、テストベクトルのシーケンスを発生する装置に於い
    て、第１組のテストベクトル及び前記第１組のテストベ
    クトル内へ挿入すべき変数を表わす第２組のテストベク
    トルをストアする第１メモリと、テストパターン命令を
    ストアする第２メモリと、前記第２メモリにストアされ
    ている命令に応答し前記第１メモリをアドレスして前記
    第１組からテストベクトルをアクセスするテストパター
    ン制御器と、前記第２メモリにストアされている命令に
    応答し前記第１メモリをアドレスして前記第２組からテ
    ストベクトルをアネセスするベクトルデータ制御器と、
    前記第２メモリからの命令に従って前記テストパターン
    制御器又はベクトルデータ制御器からのアドレス信号を
    前記第１メモリへ選択的に印加させるスイッチング手段
    とを有することを特徴とする装置。 ８、上記第７項に於いて、前記テストパターン制御器か
    らの所定のアドレス信号に応答してアクセスされる同期
    情報をストアする第３メモリを有することを特徴とする
    装置。 ９、上記第７項又は第８項に於いて、前記ベクトルデー
    タ制御器が、アドレス信号を発生する為に前記第２メモ
    リからの命令に応答して所定位置へインデックスされる
    レジスタを有することを特−とする装置。 １０、上記第７項乃至第９項の内の何れか１項に於いて
    、前記第２メモリが前記テストパターン制御器によって
    発生されるアドレス信号に応答して爾後の命令信号を発
    生することを特徴とする装置。
JP57182232A 1981-10-19 1982-10-19 テストベクトルのシーケンスを発生する装置 Granted JPS58108475A (ja)

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