JPS5810863B2 - 半導体装置 - Google Patents

半導体装置

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JPS5810863B2
JPS5810863B2 JP53047779A JP4777978A JPS5810863B2 JP S5810863 B2 JPS5810863 B2 JP S5810863B2 JP 53047779 A JP53047779 A JP 53047779A JP 4777978 A JP4777978 A JP 4777978A JP S5810863 B2 JPS5810863 B2 JP S5810863B2
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Description

【発明の詳細な説明】 本発明はスタティック形メモリ等において用いられてい
る高抵抗多結晶シリコンに関するものである。
第１図に示したスタティック形メモリセルではＭＯＳト
ランジスタＴｒ１．Ｔｒ２と電源ＶＤＤとの間に１０８
オーム以上の高抵抗を有する多結晶シリコン（Ｐｏｌｙ
Ｓｉ）が負荷抵抗Ｒ１，Ｒ２として接続される。
すなわち、第２図の平面図、第３図の断面図に示す様に
、多結晶シリコンによる配線２１は低濃度イオン打込み
等による高抵抗部分２２と、高濃度不純物拡散等による
低抵抗部分２３に分けられる。
なお、３１はＳｉＯ２膜、３２ばＰＳＧ膜、３３はＳｉ
基板である。
多結晶シリコン抵抗の大きさはイオン打込みの有無およ
び量によって例えば１０８Ω〜１０１２Ω程度の任意の
値に制御される。
高抵抗Ｐｏ１ｙＳｉを流れる微小電流によって、ＭＯＳ
トランジスタＴｒ１．Ｔｒ２のリーク電流が補償され、
メモリセルに記憶された情報が保持されている。
従って、高抵抗Ｐｏ１ｙＳｉを流れる微少電流を制御す
ることは非常に重要である。
なお、第１図において、１１はワード線、１２はデータ
線である。
上記Ｐｏ１ｙ Ｓｉの抵抗は、アルミニウム配線層形成
後に配線保護皮膜を形成し、さらに水素処理やガラス封
止など４５０℃前後の熱行程を経る払抵抗値が減少する
欠点がある。
例えば第４図の曲線４１は水素処理によって抵抗値が減
少する状況を示している。
ただし通常は減少度は小さく規格イ直をはみ出すことは
ない。
さらに、最近レジン封止の進展に伴ない、外層の配線保
護皮膜としては、従来の通常リン（Ｐ）を含む酸化珪素
膜（ＳｉＯ２またはＰＳＧ膜）のかわりに、プラズマ法
（グロー放電法）による窒化珪素（仮に５ｉＮ）膜やス
パッタ５ｉｎ２膜が要求されるようになった。
このとき、Ｐｏ１ｙ Ｓｉの抵抗層はプラズマＳｉＮ膜
が上部にあると水素処理によって第４図の曲線４２のよ
うに大きく変化する。
又、スパッタＳｉＯ２膜の場合、被着直後にＰｏ１ｙ
Ｓｉ抵抗層の抵抗値は大きく減少し、その後の水素処理
で曲線４３のように幾分回復するが、回復度は望ましい
水準に達しない。
すなわちＰｏ１ｙ Ｓｉ抵抗層はプラズマ衝激等による
電気的損傷を受けやすく、またＳｉＮ膜中の汚染物質に
よる電気的特性の変動があると考えられる。
この様な電気的特性の変動は例えば通常のＭＯＳトラン
ジスタをプラズマ放電中に置いた場合に生じるものと機
械的に類似しているものとも考えられるが、上記メモリ
セルの場合はＭＯＳトランジスタのしきい電圧値などの
特性量は水素処理後において規格値内にあった。
以上の様に、被着Ｐｏ１ｙ Ｓｉ層は単結晶でないため
、絶縁膜との界面に望ましからざる固定電荷や表面準位
が多く発生し、単結晶基板中のＭＯＳトランジスタの特
性に問題を生じさせない程度のプラズマや汚染の影響に
よって、導電性が変わるものと考えられる。
第５図は高抵抗Ｐｏ１ｙＳｉを用いた第１図のメモリセ
ルの平面パターン図である。
図において５０は接地用Ａｌ配線、５Ｌ５２は、ｌ配線
によるデータ線、５３は拡散層、５４はＰｏ１ｙＳｉ配
線によるワード線、５５．５６．５７はコンタクト部、
５８，５９，６０はｎ＋型Ｐｏ１ｙＳｉによる低抵抗配
線を示す。
この従来例では二本ある高抵抗Ｐｏ１ｙ ＳｉＡ、Ｂの
うち、一本の高抵抗Ｐｏ１ｙ Ｓｉ Ａの上をデータ線
であるＡｌ配線５１が走っている。
この高抵抗Ｐｏ１ｙ Ｓｉ Ａ部の断面図を第６図に示
す。
データ線であるＡｌ配線５１は電源電圧（例えば５Ｖ）
に近い電圧まで上がるので、Ａｌ配線５１下の高抵抗Ｐ
ｏ１ｙ ＳｉＡ上に寄生ＭＯ８効果によるチャネルが形
成され、高抵抗Ｐｏ１ｙ ＳｉＡを流れる電流が著しく
増大し、消費電力の点で好ましくない。
第６図において、６１はＳｉＯ２膜、６２はＰＳＧ膜、
６３はＳｉ基板である。
第７図は上記高抵抗Ｐｏ１ｙ Ｓｉ上に約０．８μｍの
ＰＳＧ膜を介してＡｌゲート電極を形成し、Ａｌゲート
電圧を変化させた場合の高抵抗Ｐｏ１ｙＳｉを流れる微
小電流を示しだものである。
Ａｌゲート電圧がある一定電圧（第７図の例では約４Ｖ
）より大きくなると高抵抗Ｐｏ１ｙ Ｓｉを流れる微小
電流も増加していく。
これは、Ａｌゲート電圧によってＰＳＧ膜下の高抵抗Ｐ
ｏ１ｙ Ｓｉの表面に寄生ＭＯ８効果によるチャネルが
形成されただめである。
このような寄生ＭＯ８効果は、メモリセルの消費電力を
増大させ好ましいものではない。
特に、表面保護膜としてＰＳＧ膜上にさらにプラズマ堆
積法によるナイトライド膜を形成した場合には、高抵抗
Ｐｏ１ｙ Ｓｉの微小電流を増加させ始めるゲート電圧
はナイトライド膜がない場合よりも低下する傾向があり
、プラズマ堆積法によるナイトライド膜が使用できなく
なる。
さらに第５図の他の一方の高抵抗Ｐｏ１ｙ Ｓｉ Ｂば
その断面図を第８図に示したように高抵抗Ｐｏ１ｙＳｉ
Ｂ上にＰＳＧ膜があるだけで、Ａｌ配線は走っていな
いが、Ａｌ上にＰＳＧ膜を介してプラズマ法によるナイ
トライド膜Ｓｉ３Ｎ４が被着された場合には先述の様に
Ｓｉ３Ｎ４膜下の高抵抗Ｐｏ１ｙＳｉの抵抗が低下し、
やはり消費電力の点で好ましくない。
本発明は、従来のＰｏ１ｙＳｉ抵抗の上述した様な欠点
を改善するものである。
すなわち、本発明では、上記の新しい知見に基づき、Ｐ
ｏ１ｙＳｉ抵抗の新しい構造を提供するものである。
以下、実、症例により本発明の半導体装置の構造の詳細
を述べる。
実施例１ この実施例では、第９図に示すように、高抵抗Ｐｏ１ｙ
Ｓｉ９０上にＰＳＧ膜９２を介してＡｌ電極９３を形成
し、とのＡｌ電極９３を接地電位としたことにより、外
部雑音による寄生ＭＯ８効果が防げ、さらに、表面保護
膜としてプラズマ堆積法によるとナイトライド膜を用い
ることが可能になる。
第９図において、９１はＳｉＯ２膜、９４゜９５はｎ＋
型低抵抗Ｐｏ１ｙＳｉ層、９６はＳｉ基板である。
第１０図は本発明に基づき高抵抗Ｐｏ１ｙＳｉ部を接地
電位になっているＡｌ電極で覆った第１図のメモリセル
の平面パターン図である。
図において、高抵抗Ｐｏ１ｙＳｉＡ、Ｂは接地されたＡ
ｌ電極５０により覆われているため、寄生チャネルは発
生せず、さらにＡＡ電極上にプラズマ法によるＳｉ３Ｎ
４膜が被着されても、Ｓｉ３Ｎ４膜の高抵抗Ｐｏ１ｙＳ
ｉへの電父的影響は、接地されだＡｌ電極によりシール
ドされてしまう。
従って、本実施例によりプロセス的にも、デバイス的に
も安定した高抵抗Ｐｏ１ｙＳｉを用いたスタティック形
メモリセルを形成することができる。
第１１図は本発明によるメモリセルの製作工程を示す図
である。
まずＳｉ基板１００表面に選択酸化法により約１．０μ
ｍの厚い酸化膜１０１を形成し、次に素子領域の約５０
〜１．００ｎｍのゲート酸化膜１０２を形成し、ウェハ
ー表面全面に高抵抗Ｐｏ１ｙＳｉ１０３を約３０〜５０
ｎｍ成長させる。
（第１１図Ａ）。次にホトエツチング法によりゲート電
極となるＰｏ１ｙＳｉ１０４と配線１０５、抵抗１０６
となるＰｏ１ｙＳｉを形成する。
（第１１図Ｂ）。次に高抵抗Ｐｏ１ｙＳｉとなる領域の
みに１１００ｎ以上の膜厚を有するＳｉＯ２膜１０７を
形成し、次にこのＳｉＯ２膜１０７をマスクに多結晶シ
リコン１０４，１０５゜１０６とＳｉ基板１００に不純
物を高濃度添加し、低抵抗層１０８，１０９を形成する
（第１１図Ｃ）。
なお、低抵抗部の抵抗をさらにドげるため、Ｐｏ１ｙＳ
ｉをウェハー全面に形成した後で、低抵抗となる領域の
みにあらかじめ不純物を添加しておいてもよい。
次にＰＳＧ膜１１０を０．５〜１．０μｍ被着し、Ｎ２
ガス中で９００〜１０００℃で１０〜２０分間熱処理し
、その後、電極孔を形成する（第１１図Ｄ）。
次に、Ａｌ膜を０．８〜１．０μｍ蒸着し、ホトエツチ
ング法によりＡｌ電極１１１，１１２を形成する（第１
１図Ｅ）。
この工程により、高抵抗Ｐｏ１ｙＳｉ部１１３の上は接
地されだＡｌ電極１１２により覆われる。
次にＮ２ガス中で４００〜５００℃で３０〜６０分間ア
ニールし、最後に表面保護膜としてＰＳＧ１１４さらに
はプラズマ法によるＳｉ３Ｎ４膜１１５を被着する（第
１１図Ｆ）。
以上記載した構造とその製作プロセスにより、信頼性の
高い安定したスタティック形のメモリセルな構成するこ
とができる。
第１１図Ｆにおいて、１１６は抵抗部、１１７はＭＯＳ
トランジスタ部、１１８は配線部となっている。
実施例２ 一方、上記Ｐｏ１ｙＳｉ抵抗の変化はシリコン基板（回
路動作時はＯ■）をゲートと見たてた薄膜トランジスタ
（寄生ＭＯ８）構造に対する閾電圧ＶＴ、および増幅係
数βによって評価することができる３３即ち封止等の熱
工程でＶＴが負方向に変化し、βも幾分増加する。
（第１２図１２１→１２２）。
抵抗変化を防止するためには多結晶シリコン抵抗に対し
て近接して化学気相蒸着（ＣＶＤ）法による窒化珪素（
Ｓｉ３Ｎ４）膜で被覆することも極めて効果的なことを
見出した。
このＳｉ３Ｎ４膜はゲートシリコンやソース、ドレイン
領域に対する高濃度不純物拡散を行なう際に、高抵抗多
結晶シリコン抵抗に対する保護として用いる拡散マスク
の一部として形成すればよい。
第１３図においてシリコン基板１３１上の絶縁層１３２
（膜厚０．７〜１．３μｍ）の上に多結晶シリコン層１
３３が形成されている。
その周辺にはライト酸化と呼ばれる工程によって生ずる
薄い熱酸化膜１３４が通常存している。
この熱酸化ＳｉＯ２膜の膜厚は、最適には１０〜２０ｎ
ｍ厚、使用範囲は５〜１１００ｎ厚、薄すぎると不安定
性が生じ、厚すぎるとＳｉ３Ｎ４膜の効果がなくなるた
め５０ｎｍ厚以ドが望ましい。
ＣＶＤ法によるＳｉ３Ｎ４膜１３５が低濃度多結晶シリ
コン１３３の側面を覆うように堆積加工される。
このＳｉ３Ｎ４膜の厚さは例えば３０〜１１００ｎ程度
あれば十分である３、実際は拡散マスクとして十分な厚
さをかせぐために０．１５〜０．３μｍの厚さのＣＶＤ
法による酸化珪素（リンを含んだ酸化珪素でもよい膜１
３６を重ねて用いる。
通常工程時には１３５゜１３６は同一のマスクで加工す
るのがよいことは当然である。
実際の素子はこの後高濃度拡散（または高濃度拡散）工
程によってゲートシリコン。
ソース、ドレイン等を形成し、第２層絶縁層１３７を堆
積加工し、アルミ蒸着加工工程等を経て完成される。
このような構造の素子で得られた多結晶シリコン抵抗は
従来のものに比較して、基板電圧に対する寄生ＭＯ８の
ＶＴ値が１０〜２０Ｖも大きく、さらに組立て封止等の
熱工程に対してもＶＴがむしろ若干正にシフトする結果
が得られた（第１２図１２３→１２４）これはＳｉ３Ｎ
４膜の応力が多結晶シリコンの側面部で有利な方向に働
らくこと、および水素や外部からの金属イオンに対する
バリア作用があるためと考えられる。
なお本実施例ではＳｉ３Ｎ４膜１３５は多結晶シリコン
層の低濃度領域のみを覆い、高濃度領域（第１４図の１
３８）上はわずかのオーバラップ部分を除いて覆う必要
のないことは上記から明らかである。
本実施例による構造の製造方法を第１５図に示す。
約１μｍの膜厚を有するＳｉＯ２膜１５膜り５１上９〜
１０１１Ω／口の高抵抗の３０〜５０ｎｍのＰｏ１ｙＳ
ｉを被着し、ホトエツチング法によりパターン１５２を
形成する（第１５図Ａ）。
次にＯ２ガス中にて８００〜１０００℃の温度でＰｏ１
ｙＳｉの表面に１０〜２０ｎｍのＳｉＯ２膜１５３を形
成する。
次に化学気相反応法により、Ｐｏ１ｙＳｉ１５２上に５
ｉｎ２１５３を介してＳｉ３Ｎ４膜１５４を５０〜１１
００ｎ被着する（第１５図Ｂ）。
さらにこのＳｉ３Ｎ４膜１５４上に化学気相反応法によ
り５ｉ０２膜１５５を２００〜３００ｎｍ被着させる（
第１５図Ｃ）。
次にＰｏ１ｙＳｉ２の一部に高濃度不純物層を形成する
が、不純物層の形成方法として熱拡散法とイオン打ち込
み法の二つがある。
まず熱拡散法について述べると、Ｐｏ１ｙＳｉ上にＳｉ
Ｏ２膜１５５のパターンをホトエツチング法により形成
し、次いでこのＳｉＯ２膜をマスクとしてその一部のＳ
ｉ３Ｎ４膜１５４、ＳｉＯ２膜１５３をエツチングして
Ｐｏ１ｙＳｉの表向を露出させる。
次にリンやボロンの不純物を１０１９ｃｍ−３以上の高
濃度添加し、高濃度不純物層１５６を形成する（第１５
図Ｄ）。
次に化学気相反応法によりＰＳＧ膜１５９を０．５〜１
．０μｍ被着し、ホトエツチング法によりコンタクト穴
１５０を形成する（第１５図Ｅ）。
Ｐｏ１ｙＳｉ中の高濃度不純物層をイオン打ち込み法で
形成する場合は、リンやボロンの不純物１５８を１０１
５〜１０１６ｃｍ−２イオン打ち込みし、高濃度不純物
層１５７を形成する（第１５図Ｇ）。
次に化学エツチング法やプラズマエッチ法によりＳｉ３
Ｎ４膜１５４を除去するが、ＳｉＯ２膜１５５の下のＳ
ｉ３Ｎ４膜は除去されない。
次にＰＳＧ膜１５９を被着し、コンタクト穴１５０を形
成する（第１５Ｈ）。
なお、Ｓｉ３Ｎ４膜を除去しないでＳｉ３Ｎ４膜の上に
ＰＳＧ膜１５９を被着し、ＰＳＧ膜にコンタクト穴を開
けたあ払コンタクト穴の所で露出しだＳｉ３Ｎ４膜を化
学エツチング法やプラズマエツチング法により除去して
もよい。
ＰＳＧ膜にコンタクト穴を形成した後は０．８〜１．０
μｍの膜厚を有するＡｌ電極１６０を形成し、表面保護
膜としてＰＳＧ膜１６１を０．１〜０．５μｍ被着し、
さらにＰＳＧ膜上にプラズマ法によってＳｉ３Ｎ４膜１
６２を１．０〜２．０μｍ被着する（第１５図Ｆ、Ｉ）
。
第１６図、第１７図に、空気中アニール（４００℃、１
２分）による寄生ＭＯ８特性の変動を、１６５．１６６
．１７１によって示す。
１６５はＣＶＤ・Ｓｉ３Ｎ４膜を形成した場合であり、
１６６はＣＶＤ・Ｓｉ３Ｎ４膜と先の実施例のＡｌシー
ルド（電圧値０Ｖ）とを併用した結果であり、１７１は
ＣｖＤ−８ｉ３Ｎ４膜もＡｌシールド電極もない場合を
示す。
実施例 ３ 第１８図は従来のｎチャネルＭＯＳトランジスタを用い
たスタティック形メモリセル部の多結晶シリコン抵抗部
の断面構造である。
同図において、高抵抗多結晶シリコン（ｉ・Ｐｏ１ｙＳ
ｉ）１８１の両端はリンやひ素などのｎ形不純物が高濃
度添加されている低抵抗多結晶シリコン１８２である。
第１９図において実線で示したデータは第１９図に示し
た構造を有する高抵抗多結晶シリコンの高抵抗部の設計
りをかえた場合の電流・電圧特性である。
同図より明らかなように、高抵抗部の長さＬが短くなる
と、パンチスルー現象によって非常に大きな電流が流れ
てし寸い、消費電力が増大し好ましくない。
従ってイオン打ち込みで高濃度ｎ形層を形成した第１８
図に示す構造では高抵抗部の設計長さは３μｍ以上にし
なければならない。
一方、第１８図の高抵抗部の上にＰＳＧ膜を介してＡｌ
電極を形成し、そのＡｌ電極の電圧ＶＧをかえた場合の
高抵抗多結晶シリコンの電流・電圧特性を第２０図にお
いて実線のデータで示す。
同図より明らかなように、高抵抗部の上にＰＳＧ膜を介
して数Ｖ以上の電圧が印加されると、一種の寄生ＭＯ８
効果により高抵抗部を流れる電流が増大し、好ましくな
い。
このことは、高抵抗部の上に分極したＳｉ３Ｎ４膜等の
絶縁膜が存在しても高抵抗部を流れる電流が変化するこ
とも示している。
本実施例では上記の従来構造の欠点を解決し、高集積度
でかつ安定性のある高抵抗多結晶シリコンを用いたスタ
ティック形メモリセルを提供するものである。
この目的を達成するために、本実施例では高抵抗多結晶
シリコンの両端にボロン等のｐ形不純物が高濃度添加さ
れた構造にしている。
以Ｆ詳しく説明する。
第２１図は本実施例による多結晶シリコン抵抗部の断面
構造図である。
第２１図Ａ、Ｂの実施例とも高抵抗部２１１の両端部２
１２，２１３にはボロン等のｐ形不純物が１０１９ｃｍ
−３以上の高濃度添加されている。
第２１図（Ａ）の実施例では、片方の高濃度ｐ形層２１
３は拡散層に接続されている。
例えばｐ膨拡散層への接続は高抵抗多結晶シリコンの高
濃度ｐ形層を直接ｐ膨拡散層へ接触させればよいが、ｎ
膨拡散層への接続はＡｌ配線を用いて行なう必要がある
。
第２１図Ｂの実施例では高抵抗多結晶シリコンの端に形
成された高濃度ｐ形層に１０１９ｃｍ−３以上の不純物
濃度を有する高濃度ｎ形層２１４が接するように形成さ
れている。
との場合には多結晶シリコン中に形成された高濃度ｎ形
層と高濃度ｐ形層との接合は非常に低い抵抗を有してい
るため、全体の抵抗は高抵抗部の抵抗によって決まり、
高濃度ｎ形層をｎ膨拡散層に直接接続させることができ
る。
第１９図において破線で示しだデータは本実施例による
構造を有する多結晶シリコン抵抗の高抵抗部の設計長り
をかえた場合の電流・電圧特性である。
同図より明らかなように、高濃度ｐ形層がイオン打ち込
み法で形成された場合には高抵抗部の設計長しが２μｍ
であってもパンチスルー現象による電流の増加は起こら
ない。
従って高抵抗部の長さを短く設計でき、これは高抵抗多
結晶シリコンを用いたスタティック形メモリセルの高集
積化に寄与することになる。
さらに第２０図において破線で示したデータは高抵抗多
結晶シリコンの上部にＰＳＧ膜を介してＡｌ電極を形成
し、そのＡｌ電極に印加する電圧■Ｇをかえた場合の高
抵抗多結晶シリコンの電流・電圧特性である。
同図より明らかなように、Ａｌ電極に正の電圧を印加し
ても寄生ＭＯ８効果による電流増加は起こらず、このこ
とは高抵抗多結晶シリコンの上に分極したＳｉ３Ｎ４膜
等の絶縁膜が存在しても高抵抗部を流れる電流が変化せ
ず、安定性のあるスタティック形メモリセルが構成でき
ることを示している。
第２２図はｎチャネルＭＯＳトランジスタを用いたスタ
ティック形メモリセルに本実施例による高抵抗多結晶シ
リコンを適用した場合の平面パターン図を示したもので
ある。
前述の如く、高抵抗部の長さは２μｍまで短くすること
ができ、メモリセルの面積を小さくしている。
第２２図において、実線２２１は拡散層、一点鎖線２２
２は多結晶シリコン、点線２２３はＡｌ配線、２２４は
コンタクト部、２２５は多結晶シリコン抵抗部を示す。
さらに高抵抗多結晶シリコン部での寄生ＭＯ８効果が無
いために、高電圧になるＡｌ配線も自由に高抵抗多結晶
シリコンの上を通ることができ、設計自由度が増すこと
になる。
第２３図は本実施例による高抵抗多結晶シリコン構造を
実現するだめの製造工程である。
まず、局所酸化法により素子分離領域に約１μｍの５ｉ
０２膜２３１をＳｉ基板２３０上に形成する。
次に５０〜１１００ｎの薄いゲート酸化膜２３２を形成
し、さらにウェハー表面に３０〜５０ｎｍの膜厚を有し
、高比抵抗（１０８〜１０１１Ω口）の多結晶シリコン
２３３をＣＶＤ法により０．３〜０．５μｍ堆積させ、
ホトエツチング法により高抵抗部やゲート電極や配線部
などの所望のパターンをホトレジスト法により形成する
（第２３図Ａ）。
次にＣＶＤ法により約０．３μｍのＳｉＯ２膜２３４を
堆積させ、高濃度ｐ形層を形成する領域のみ上記ＳｉＯ
２膜をホトエツチング法により除去した後、ｐ形不純物
であるボロンを熱拡散やイオン打ち込み法により１０１
９ｃｍ−３以上の高濃度多結晶シリコンに添加し、高濃
度ｐ形層２３５を形成する（第２３図Ｂ）。
次に、再度ＣＶＤ法により約０．３μｍのＳｉＯ２膜２
３６を堆積させ、高濃度ｎ形層を形成する領域のみＳｉ
Ｏ２膜をホトエツチング法により除去し、りんやひ素な
どのｎ形不純物を約１０２０ｃｍ−３の高濃度添加し、
高濃度ｎ形層２３７を形成する（第２３図Ｃ）。
次にＣＶＤ法により堆積させたＳｉＯ２膜を約０．３μ
ｍ、化学エツチング法によりエツチングする（第２３図
Ｄ）。
次にＰＳＧ膜２３８を約０．６〜１．０μｍ堆積させ、
その後Ｎ２ガス中で１０００℃１０分間熱処理し、次に
ＰＳＧ膜にコンタクト穴を開け、最後にＡ７電極２３９
を形成する。
なお、表面保護膜を形成する場合には約０．２〜０．３
μｍのＰＳＧ膜２４０と、１〜１．５μｍのプラズマ堆
積法によるＳｉ３Ｎ４膜２４１を形成すればよい（第２
３図Ｅ）。
第２３図Ｅにおいて、２４４は多結晶シリコンによる抵
抗部であり、２４２が高抵抗多結晶シリコン層である。
又第２３図Ｅにおいて、２４５はＭＯＳトランジスタ部
であり、２４３はゲート、２３７がソース、ドレインと
なっている。
以上述べたように、本発明により高集積化でき、さらに
安定性のある高抵抗多結晶シリコンを用いたスタティッ
ク形メモリセルが構成できるようになり、その技術的効
果は大である。
【図面の簡単な説明】
第１図はスタティック形メモリセルの回路構成を示す図
、第２図は多結晶シリコン抵抗の平面パターン図、第３
図は多結晶シリコン抵抗の断面図、第４図は種々の熱工
程後の多結晶シリコン抵抗の抵抗値の変化を示す図、第
５図は第１図のメモリセルの平面パターン図、第６図は
第５図の抵抗Ａ部の断面図、第７図はＡｌ配線による多
結晶シリコン抵抗の影響を示す図、第８図は第５図の抵
抗Ｂ部の断面図、第９図は本発明の第１の実施例の装置
を示す断面図、第１０図は本発明の第１の実施例の装置
を示す平面パターン図、第１１図は本発明の第１の実施
例の装置の製造工程を示す断面図、第１２図は本発明の
第２の実施例の効果を示す図、第１３図、第１４図は本
発明の第２の実施例の装置の断面図、第１５図は本発明
の第２の実施例の装置の製造工程を示す断面図、第１６
図。 第１７図は本発明の第２の実施例の効果を説明する図、
第１８図はｎ＋−１−ｎ＋Ｐｏ１ｙＳｉ抵抗の断面図、
第１９図は多結晶シリコン抵抗の設計長しに対す電流変
化を示す図、第２０図は多結晶シリコン抵抗の寄生ＭＯ
８効果を示す図、第２１図は本発明の第３の実施例の装
置を示す断面図、第２２図は本発明の第３の実施例の装
置の平面パターン図、第２３図は本発明の第３の実施例
の装置の製造工程を示す断面図を示す。 ９０・・・高抵抗多結晶シリコン、９１・・・ＳｉＯ２
膜。 ９２・・・ＰＳＧ膜、９３・・・Ａ７電極、９４．９５
・・・低抵抗多結晶シリコン、９６・・・Ｓｉ基板、１
８３゜２１０・・・５ｉ０２膜。

Claims (1)

  1. 【特許請求の範囲】 １ 高抵抗多結晶シリコンを抵抗素子として用いた半導
    体装置において、上記高抵抗多結晶シリコン上に被着さ
    れた酸化シリコンを主成分とする薄膜と該薄膜上に積層
    して被着された化学気相蒸着法による窒化シリコン膜を
    介して形成された金属電極をそなえ、該金属電極は接地
    電位にあることを特徴とする半導体装置。 ２ 上記抵抗素子はメモリセルの負荷抵抗素子であり、
    上記金属電極は上記メモリセルの接地電極であることを
    特徴とする特許請求の範囲第１項記載の半導体装置。 ３ 上記酸化シリコンを主成分とする薄膜は、５〜１１
    ００ｎの膜厚を有することを特徴とする特許請求の範囲
    第１項記載の半導体装置。 ４ 上記高抵抗多結晶シリコンの両端にＰ型不純物が高
    濃度に添加された低抵抗多結晶シリコンが設けられてな
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置。 ５ 上記高抵抗多結晶シリコン両端の低抵抗多結晶シリ
    コンの一方には、Ｎ型不純物が高濃度に添加された低抵
    抗多結晶シリコンが設けられてなることを特徴とする特
    許請求の範囲第４項記載の半導体装置。
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