JPS58111192A - 仮想接地を用いるメモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリの分野に関するものであり、とく
に、仮想接地を用いる半導体メモリに関するものである
。

半導体メモリアレイにおいては、各メモリセルの一方の
端子を接地するのが普通である。他方の端子はビット線
へ選択的に結合される。セルの状態を検出する喪めに、
ビット線とアースの間に（メモリセルを介して）電流が
流れているか否かが検出される。このメモリアレイのア
ーキテクチャではアレイ全体にわたって接地線を配置す
ることが必要である。

ある種のメモリでは、メモリセルのいずれの端子も永久
的には接地されず、あるセルが選択されると、そのセル
の端子の一方が接地さね、他方の端子がビット線へ結合
される。この構成では、アレイ中の線がセルを接地する
ために用いられるとともに、他のセルのためのビット線
としても用いられる。この従来の「仮想」接地メモリに
ついて第１図を参照して詳しく説明する。

仮想接地メモリの大きな利点は一層高密度で製作できる
ことである。このことは、仮想接地のためのオーバヘッ
ド回路があまり重要ではない人減のプレイ（たとえば２
５６に、ＩＭ等）の場合には本当である。おそらく、そ
れらのメモリの製作における大きな問題は固有の寄生経
路が生ずることである。それらの寄生経路については第
１図を参照して説明する。

寄生経路の問題は、電気的にプログラムできる読出し専
用メモリ（ＥＦＲＯＭ）のような、プログラミングに比
較的高い電位を必要とするメモリの場合には一層悪化す
る。

従来の仮想接地メモリの一例については米国特許第４２
６７６３２号の第１１図を参照されたい。

本発明により、仮想接地を用いる改喪したメモリアレイ
が得られる。このプレイは全体として平行に離隔される
複数のプレイ線と、それらのアレイ縁の間に結合される
複数のメモリ線とを含む。

各アレイ線の間を第１の向きに電流を選択的に流すため
に第１のスイッチング要素が用いられる。

プレイ線６間を第１の同色とは逆の第２の向きに電流を
選択的に流すために第２のスイッチング要素も用いられ
る。第１と第２のスイッチング要素を制御するためにア
ドレス復号器が用いられる。

第１とｗｃ２のスイッチング要素は、とくにＥＰＲＯＭ
のプログラミング中に寄生経路を阻止する夕°イオード
として機能する。

この明細書で説明する好ムな実施例においては、メモリ
アレイは金属−酸化物一半導体（ＭＯＳ）技術を用いて
作られる。更に詳しくいえば、ポリシリコン・ゲートを
用いるｎチャンネル素子が採用される。このメモリアレ
イは電気的にプログラム可能な複数のメモリセルを含む
。プレイに紫外線その他の放射を照射することによって
それらのメモリセルは消去される。それらのセルをプロ
グラミングするためには読出しに必要な電位よりも高い
一位を必要とする。ここで説明する好適なメモリセルで
は、絖出しのためには約５ボルトの電位が用いられ、プ
ログラミングのためには約１２ボルトの電位を必要とす
る。本願出願人に譲渡された１９８０年ｌθ月４日付の
未決の米国特許出願第１９６８３８号にその好適なセル
が開示されている。

しかし、本発明は他のセルおよび他のメモリにも使用で
きる。

以下、図面を参照して本発明の詳細な説明する。

まず、従来の仮想接地メモリの一部が示されでいる′＃
１１ｖＡを参照する。このメモリアレイは［１１゜１２
のような平行に＠隔された一層のビット線と、それらの
ビット１ＩＩＫ全体として垂凛な複数の語線とを含む。

メモリセル１ｏのようなメモリセルはビット線の間に配
置され、語線に結合される。したがって、九とえ−ば語
１１１３が選択されると、メモリセル１０．１１ｉのよ
・うな、この語線に沿うメモリセルが選択される。

語線１３が選択され、この語線１ａに沿うセル１０を読
出すものと仮定する。それから、たとえば、線１２が接
地され、纏１１がセンス増幅器へ結合される。セル１０
の状態を決定するためにセル１０を流れる電流が検出さ
れる。セル１藝を通る寄生経路がセル１ｏの状態を検出
する際に問題が生ずることがある。線１４がアース電位
に保たれ、セル１６が導通状態にあるものとすると、経
路１Ｓによシ示されている寄生経路が、＄１１１に接続
されているセル１０を流れる電流の検出を阻止すること
になることは明らかである。経路１５を通る寄生導通を
阻止する丸めに、線１４の電位を線１１の電位より十分
に高くするように注意せねばならない。線１４が浮動状
態に放置されるものとすると、経路１５を通じて十分な
電荷をこの線に送って誤つ九読出しを行なわせることが
あることに注意されたい。ＥＦＲＯＭセルをプログラム
するために必要なより高い電位が用いられる場合には寄
生経路の問題は一層大きくなる。

次に、本発明のメモリアレイの一実施例の回路図が示さ
れている第３図を参照する。図示されているプレイ部分
線１１２０．２１．２２．２３のような平行に離隔され
た複数のピッ）ｉｌｌ（図では垂直線）を含む。それら
の各線の間にはセル２１１゜３０、＄１のような１ｌｉ
ｌｌＺｓＫ結合されたメモリセルの行が配置され、１ｌ
ｌＨ１ｉに沿って配置されたセル２８が配置される。図
示を復線にしないように第３図には少数のビット線と語
線およびセルが示されている。

ｔ　本オ＠のビット線が電界効果トランジスタを介して
１Ｉ３２に結合される。たとえば、［２０゜２２がトラ
ンジスタ３１１．３８をそれぞれ介して線３２に結合さ
れる。残りの１５本おきのビット線はトランジスタを介
して接地される。たとえば、１ｉ２１．２３がトランジ
スタ８１．３９をそれぞれ介して選択的に接地される。

トランジスタ３６゜３７．３８．３１およびアレイ中の
同様なトランジスタが復号され九アドレス信号Ｙ１〜Ｙ
６を受ける。アドレス信号をどのようにして復号するか
ということについては第４図を参照して説明する。

このようにして、プレイ中のビット線は入力／出力１１
３２まえはアースに選択的に結合される。後で説明する
ように、＊ＳＺはデータ検出のためのセンス増幅器に結
合される。この線３２はプログラミング中はデータをプ
レイに結合する。プログラミング中は、ある選択された
セルをプセグ２ムするものとすると、１１３２はＶｐｐ
　（約１０ボルト）の電位にされる。

ビット線２０．２１．２２．２３の他端はトランジスタ
を介してｖＣＣ電位（５ボルト）に結合される。九とえ
ば、線２２はトランジスタ３３を介してＭａｃに結合さ
れる。読出し中は、トランジスタ３３のゲート（線３４
）と同様なゲート１基準電位に結合される。そのために
全てのビット線はＶｒ＠ｆへ向って引き下げられる。

第２図にダイオード５１．５３として示されているよう
なダイオード状の動作を行なわせるために、各ビット線
の間に４個のトランジスタが配置される。たとえば、第
３図に示すように、トランジスタ４２が＠７ｏと２１の
間に結合される。このトランジスタのゲートはトランジ
スタ４５を介して接地される。トランジスタ４５のゲー
トはトランジスタ４３を介して＊２０に結合されるとと
もに、トランジスタ４４を介して＠２１に結合される。

トランジスタ４ｓと、それに類似のトランジスタとのゲ
ートは、プログラミング信号の補数信号Ｐを受ける纏で
ある線４６に結合される。トランジスタ４３と、それに
類似のトランジスタとのゲートは大信号を受ける線４Ｓ
Ｋ結合される。

同様に、トランジスタ４４と、それに類似のトランジス
タとのゲートはＡ信号を受ける９４８に結合される。！
１４８．４８にそれぞれ与えられる信号Ａ、Ａの発生に
ついて紘第５図を参照して説明する。

トランジスタ４２．４３．４４．４５は通常は電界効果
トランジスタである。しかし、トランジスタ４２０チヤ
ンネルが比較的短いとより良い動作が行なわれる。たと
えば、ソース・ドレインゲートの長さが２ミクロンであ
ると好適である。そうすると、それらの領域からチャン
ネルへの横方向拡散を考慮に入れると、ソース・ドレイ
ン間の距離は約１ミクロンとなる。このようにチャンネ
ルの長さを短くするとダイオード状の動作を一層効果的
に行なえることになる。これについては後で第２図を参
照して詳しく説明する。

トランジスタ４２０チヤンネルが短い電界効果トランジ
スタであるとすると、デプリー□ジョン型トランジスタ
４７が１本おきのビット線／データ線の間に直列に接続
される（第３図）。このためにトランジスタ４２にかか
る電圧が低くなり、トランジスタ４２のダイオード状動
作の降伏が阻止される。実際には、プログラミング中は
デプリーション型トランジスタ４７のしきい値電圧がト
ランジスタ４２の最低電圧降下に全体として等しく彦る
ように、トランジスタ４Ｔのしきい値電圧が選択される
。トランジスタ４１はトランジスタ４２と、ｖｐｐ電位
を受ける線との間に置かれる。

第１に、読出し中は第３−＠のアレイを調べなければな
らない。セル３０をアクセスするものと仮定する。この
条件の喪めに語＠２５が高レベルにされる。また、線３
４にＶｒ＠ｆが存在し、これは非プログラミングモード
にあるから、線４６は高レベルである。第５図の回路を
−ぺると明らかであるように、読出し動作中は信号Ａ、
Ａは低レベルである。線４６が高レベルであると、トラ
ンジスタ４ｓは導通状態となり、トランジスタ４２と、
それに類似のトランジスタは非導通状態になる。

したがって、全ての実用的カ目的の丸めに、読出し動作
中はトランジスタ４２．４３．４４．４５およびそれら
に類似のトランジスタは無視できる。

セル３０をアクセスする九めのアドレス・デコーダは線
Ｙｓ、Ｙ４に高Ｖ　ヘに信号を与え、ＩＩＹＩ。

Ｙ２．Ｙ＠、Ｙ・のような残シの全てのＹ線に低レベル
の信号を４克る。その丸めに線２１はトランジスタ３Ｔ
を介してアース電位にされ（Ｖｒｅｌが線３４に存在し
九としても）、［２２は約Ｖｒｅｆにされる。これによ
シセル３ｏを流れる電流の有無を８３２上で検出できる
。すなわち、セル３ｏが導通状ｌＩＫ′６ると、トラン
ジスタ３８と、ｌＩ２２と、セル３０と、ｌＩ２１と、
トランジスタ３Ｔとを通って（アースへ）６１れる電流
を検出される。

＠１１１２５が選択されるから、線２１と２２の間の他
のセルは導通状態になる。

セル２ｓが導通して寄生経路が生じ得るものと仮定する
。線２０はＶｒ＠ｆになっているからセル２ｓを電流が
流れることができることに注意されたい。しかし、線２
１がアース電位にあるから、セル２９を流れる電流は＠
３２における検出動作を変更しない。セル３１が導通し
ているとすると、線２２．２３が同じＶｒ＠ｆ電位にあ
るから、セル３１を通って線２２と２３の間に電流は流
れない。

したがって、＠３２における読出しに影響を及ぼす寄生
経路は存在しない。

同様に、読出しのためにセル３１が選択されるものとす
ると、トランジスタｓｓ、ｓｓが導通状態となり、トラ
ンジスタ３１１．３７などの同様なトランジスタが非導
通状態にされる。再び、生じ得る寄生経路を調べると、
いずれも存在しないことがわかる。

１本おきのビット線を選択的に接地すると、選択され九
セルを流れる電流の向きを考えると、１本おきのピッ）
ＩＮの間のプレイ中に鏡儂対称関係が存在することに注
意されたい。この対称性のために、読出し中における寄
生経路を解消することが助勢される。プログツ２ング中
は、寄生経路をなくすえめに、独特の復号器に関連して
この対称性が用いられる。

次に、第３図のプレイの一部が示されている第２図を参
照する。このアレイ部分は入力／出力線３２と、ビット
線２０，２１．２１２３と、トランジスタｓｙ、ｓｓ、
ｓｓと、−にルｌＯ，３１とを含む。説明のために、ト
ランジスタ４２．４３゜４４．４５と、同様なトランジ
スタの群とが各ビット線の間に配置され九逆直列ダイオ
ードとして示されている。ダイオード５３．５４のよう
に電流を１つの向きに流すためのダイオードが、信号ｉ
が高レベルの時に、ビット線の間に接続される。

同様に、ダイオード５１．５２と、それらに類似のダイ
オードが、信号ムが高レベルの時に、ビット線の間に接
続される。

再び第３図を参照して、線４８上の信号Ａが高レベルで
あるとすると、トランジスタ４４と、それに類似のトラ
ンジスタが導通状態になる。そのためにトランジスタ４
２のゲートが１１２１に接続され、したがって第２図に
ダイオード５１．５２により示されているように、線２
１と２２０間にトランジスタ４２を通るダイオード状の
経路が形成される。これとは逆に、信号人が高レベルで
あるとすると、トランジスタ４３と、それに類似のトラ
ンジスタが導通状態になシ、第２図のダイオード５３．
５４によシ示されるような経路が存在することＫなる。

プログラミング中は信号Ｐは低レベルであるからトラン
ジスタ４５と、それＫｌｉ似するトランジスタは導通状
態とならず、ｖｒ・ｆ信号（線３４）はアース電位であ
る。

第２図のセル３０をプログラミングするものと仮定する
。復号され九Ｙ信号がトランジスタ３１゜３８を導通状
態にし、トランジスタ３９のような他のトランジスタは
非導通状態にされる。これは第２図に「ケース１」とし
て示されている。線２５が選択されているから、１１３
２に与えられた電位ｖｐｐがセルｓＯをプログ２ミング
する。このセルがプログラミングされないものとすると
、ｖｐｐ電位が纏３２へ結合されないことは明らかであ
る。

セル３０をプログ２ミングするためには信号Ａを高レベ
ルにし、信号ムを低レベルにする。第２図のダイオード
５３．５４により示されているダイオード状動作により
、纏２５に沿う他のセルをプログラミングさせる寄生経
路が生ずることが阻止される。線２１はＡ電位になって
いるから、線２１の左側にあるセルはプログラミングさ
れない。

すなわち、電位ｖｐｐはセル３０を通った後でも、線２
１が接地されている九めに、プレイ中を左へ伝わること
はない。（これは第２図の上部のケースｌで示されてい
る。）線２２の右側では、正電位がダイオード５４を通
って線２３へ送られるというようにアレイに沿って送ら
れる。ダイオード５４により線２２と２３の間にダイオ
ード状の電圧降下があり、アレイ中の引き続く各線の間
に同様な電圧降下がある。これ拡、ケース１では低下す
る電位ｖｐｐとして示されている。セル３１のような任
意のセルの間の最高電位はダイオード１個の電圧降下分
だけに等しい。この電位は任意のセルに寄生プログ２５
ングを行なわせるには十分ではない。

セル３１をプログラミングするものとすれば、トランジ
スタ３８と３Ｉが導通状態にされ、トランジスタ３Ｔの
ような他のトランジスタは非導通状態にされる（これは
第２図に［ケース２．１として示されている）。このよ
うな条件に対して電位ｖｐｐをトランジスタ３８を介し
て与えることができる。仁の時には電位は左から右の向
きに与えられるのに対して、セル３０のプログラミング
のためには電位は右から左の向きに与えられたことに注
意されたい。セル３１をプログラミングする丸めには信
号Ａを高レベルにし、信号Ａを低レベルにする。したが
って、ダイオード５１と５２はビット線に接続され、ダ
イオード５３と５４は回路から切り離される。この場合
の丸めに、ｉｌ！２２の左側では電位ｖｐｐは低下し、
９２３が接地されているから１１２３の右側では阻止さ
れる。

第５図の回路により発生される信号ムとＡＵ。

セルをプログラミングするために左から右および右から
左へのシャントを行なってセルを分離する。

（本発明においてはダイオードによるシャント動作に似
たシャント動作はプログラミングの丸めにだけ用いられ
るが、ある種のメ篭りにおいてはこのシャント動作は読
出し中に用いることができる。）次に第４図を参照する
。この図には１６ビツト線すなわち１６本の列線を有す
本メ毫りの九めの部分アドレス復号器が示されている。

（このメモリが、たとえば、４に×８の容量を有する場
合には、このメモリは１６本の列線より成る群をいくつ
か含むことができる。）この場合には、４列のアドレス
・ビットＡｏ”Ａｓが要求される。アドレス信号ム０．
ムｈム２と、それらのアドレス信号の補数信号との各組
合わせがノアゲートＳ３のようなノアゲートに結合され
る。ノアゲートの１つが図に膵しく示されてお抄、トラ
ンジスタ５−１５日。

＠Ｏｔ含む。それらのトランジスタはアドレス信号Ａ（
１，Ａｌ、Ａｇを受ける”ために結合される。Ｙ。

線がデプリーＶ画ン型ト２ンジスタ５７を介してこのノ
アゲートの丸めのＶｅａに結合される。し九がって、信
号ム０ＩＡＩ−ム２が全て低レベルであるとｌｉ　Ｙ　
ｏが高レベルとなる。

第２の復号レベルが信号Ａ３から得られる。この復号に
より復号器内の各ノアゲートが相互に結合される。たと
えば、ＩＩＹｏが零しきい値電圧トランジスタ８１．６
２を介して線Ｙ２へ結合される。それら２個のトランジ
スタの相互結合点に線Ｙ１が接続され、信号が与えられ
る。トランジスタ＠１のゲートには信号ム３が与えられ
、トランジスタ６２のゲートには信号Ａ３が与えられる
。

同様に、線Ｙ＊、Ｙｎを結合され、信号Ｙ３を与えるた
めにトランジスタ６４と６５が用いられる。

線ＢＴが別のノアゲートに結合され、復号器を完成し、
出力信号ｙｏ−ｙ１ｇを得る九めに、信号ム３により制
御される別のトランジスタを介して線６８が延びる。プ
レイ中でピッ）ＩＩを接地するそれらのトランジスタを
制御する九めに線Ｙ１．Ｙｓおよびその他の奇数番号の
ｌＩＹが用いられる。ビット線と入力／出力線３２を結
合するトランジスタに偶数番号の線Ｙが結合される。

第５図のシャント・アドレス制御バッファ信号Ａ３．＾
３から信号人、Ａを発生する。零しきい値トランジスタ
ｓｓ、ｓｓと、エンハンス屋トランジスタフ０を備える
インバータ段がトランジスタ６ｓ。

ＴＯにそれぞれ存在する信号Ａｍ、Ａ３をそれぞれ受け
る。トランジスタ６・、７１は信号Ｐを受ける。この信
号Ｐはプログラミング中だけ高レベルである。線７４．
７５がトランジスタ１１０．８１をそれぞれ介して接地
される。それらのトランジスタはＰ信号を受ける。非プ
ログラミングモードでは、線７４．７５は接地され、９
４８．４９はアース電位に保たれる。プログラミングモ
ード中は、ｉ信号Ａｓが高にペル、信号ｉが低レベルで
あると、！［７４がアース電位となシ、１１７５がＶｃ
ｃにされる。このた結に締４８はデプリーション型トラ
ンジスタＴＩを介してｖｐｐにされ、ｌ１４９はアース
電位に保たれる。これとは逆に、信号Ａ３が低レベルで
、信号Ａ３が高レベルであると、線４９がＶｐｐ　Ｋ保
走れ、線４ｍはアース電位に保九れる。デプリーション
型トランジスタ７１７Ｆは電位ｖｐｐがイ／パータヘ結
合されることを阻止する。したがって、第４図に示す復
号ｌＩＫよシ信以上、プレイ中のビット線すなわち列線
な１本おきに接地し、寄生経路が生ずる仁とを阻止する
ためにダイオード状シャントを用いる仮想接地メモリア
レイについて説明した。こＯアレイの構造の丸めにアド
レス信号の使用が害鳥になるから、シャント経絡を制御
するために要求される附加回路は非常に僅かである。

【図面の簡単な説明】

第１図は従来の仮想接地メモリアレイの一部を示す回路
図、第２図社プログラミング中に寄生経路が生ずること
を阻止するために用いられるトランジスタのダイオード
状動作を説明する九めに用いられる、本発明のメモリア
レイの近似的な等価回路図、第３図は本発明の仮１ｌＡ
ＩＩ地メモリアレイの一部を示す回路図、第４図は本発
明に関連して用いられるアドレス復号器の回路図、ｍｓ
図は本（ 発明に用いられるダイオード状シャント動作を制御する
ために用いられる復号器の回路図である。 ２０〜２６・−〇〇ビット線、２ｇ、２９，３０゜＄　
ｌ　＠　＠　１１　＠セル、ｌ５−ＩＩ、４２〜４５．
５８〜５９〜藝２．＠４．＠５１ＮＩ、〜７３．７１１
〜８１・・・・電界効果トランジスタ、Ｉ３・・・・ノ
アゲート。 ％許出願人　　　インテル・コーポレーション代理人　
山　川　政　樹 （ほか１名） ｔ ４孕２

Claims (1)

1. 【特許請求の範囲】 （１）全体として平行に離隔されている複数のプレイ線
   と、それらのアレイ線の間に結合される複数のメモリセ
   ルと、前記各７レイ線の間を第１の向きに選択的に流す
   ようにする第１のスイッチング要素と、前記アレイ線の
   間を前記第１の向きとは逆の第２０向自に選択的に流す
   ようにする第２のスイッチング要素と、前記第１と第２
   のスイッチング要素を制御するためのアドレス信号を受
   けるために結合される復号器と、を備え、それにより一
   層少い数の寄生経路によって仮想接地を行なうことがで
   きることを特徴とする仮想接地を用いる改良したメモリ
   アレイ。 （２、特許請求の範囲の第１項に記載のメモリアレイで
   あって、１本お亀の前記プレイ線が第３のスイッチング
   ｌｌ素を介して選択的に接地されることを特徴とするメ
   モリアレイ。 （３）４１許請求の範囲の第２項に記載のメモリアレイ
   であって、他の前記アレイ線が第４のスイッチング線を
   介してデータ線に選択的に接続されることを特徴とする
   メモリアレイ。 （４）特許請求の範囲の第３項に記載のメモリプレイで
   あって、前記メモリセルは電気的にプログラム可能なセ
   ルであり、前記第１と第２のスイッチング要素は前記セ
   ルのプログラミング中に作動させられるだけであること
   を特徴とするメモリアレイ。 （５）Ｉ￥１許請求の範囲の第４項に記載のメモリプレ
   イであって、前記セルＯ読出し中は前記プレイＩ！Ｌ基
   準電位に保たれる仁とを特徴とするメモリアレイ。 （６）！許請求の範囲の第１項に記載のメモリアレイで
   あって、前記第１と第２０スイツチング要素は、前記線
   の間に結合される第１の電界効果トランジスタ（ＦＥＴ
   ）と、この第１０ｍのゲートと前記線の一方との間に結
   合される第２のＦ師と、前記第１０）￥′ｒのゲートと
   他方の前記線との間に結合される第３のＦｉＦｒと、を
   各線の間に含むことを特値とするメモリアレイ。 （７）’ｌｉｔ許請求の範囲の第６項に記載のメモリア
   レイであって、前記第１ＯＦｉｌＴの前記ゲートを選択
   的に接地するための第４０ＰＴｒを含むことを特徴とす
   るメモリアレイ。 （８）特許請求の範囲の第６項に記載のメモリアレイで
   あって、前記第１Ｃ）Ｆｉπは比゛較的狭いチャンネル
   を有することを特徴とするメモリアレイ。 （９）特許請求の範囲の第８項に記載のメモリアレイで
   あって、前記−０間で前記第ｔｏｎπに直列接続される
   少なくとも１個のデプリーション型トランジスタを更に
   含むことを特徴とするメモリアレイ。 α・全体として平行に離隔されている複数のプレイ線と
   、それらのアレイ線の間に結合される複数のメモリアレ
   イ、データ線と、１本おきの前記アレイ線を前記データ
   線へ選択的に結合するための第１の複数の電界効果トラ
   ンジスタ（ＦＩＴ）と、他方の前記プレイ線を選択的に
   接地するための第２の複数のｍと、を備え、それにより
   一層少い数の寄生経路による仮想接地を用いるメモリア
   レイが実現されることを特徴とする仮想接地を用いる改
   良し九メモリアレイ。 αυ特許請求の範囲の第１０項に記載のメモリアレイで
   あって、前記各プレイ線の間を第１の向きに電流を選択
   的に流すようにする第１のスイッチング要素と、前記プ
   レイ線の間を前記第１の向きとは逆の第２の向きに電流
   を選択的に流すようにする第２のスイッチング要素と、
   それらの第１と第２のスイッチング要素を制御するため
   にアドレス信号を受けるように結合される復号器と、を
   含むことを特徴とするメモリアレイ。 α３特許請求の範囲の第１０項に記載のメモリプレイで
   あって、前記メモリセルは電気的にプログラム可能なセ
   ルであり、前記第１と第２のスイッチング要素は前記セ
   ルのプログラミング中に作動させられるだけであること
   を特徴とするメモリアレイ。 ０３％許請求の範囲の第１１項に記載のメモリセルであ
   って、前記アレイ線は、前記セルの読出し中は、基準電
   位に保たれることを特徴とするメモリアレイ。 ０４１特許請求の範囲の第１２項に記載のメモリアレイ
   であって、前記第１と第２のスイッチング要素は、前記
   線の間に結合される第１の電界効果トランジスタ（ＦＥ
   Ｔ）と、この第１（２）ＦＩＴと一方の前配線の間に結
   合される第２０Ｆｌｉｐと、前記第１ｃｍのゲートと他
   方の前記線の間に結合される第３ＯＦＥＴと、を各線の
   間に含むことを特徴とするメモリアレイ。 Ｑ９％許請求の範囲の第１ｓ項に記載のメモリアレイで
   あって、前記第１の４汀の前記ゲートを選択的に接地す
   るための第４０ＦＥＴを含むことを特徴とするメモリア
   レイ。 ＋ｔｅ特許請求の範囲の第１４項に記載のメモリアレイ
   であって、前記メモリセルは電気的にプログラム可能な
   セルであり、前記第１と第２のスイッチング要素は前記
   セルのプログラミング中に作動させられるだけであるこ
   とを特徴とするメモリアレイ。