JPS58118091A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS58118091A JPS58118091A JP56137572A JP13757281A JPS58118091A JP S58118091 A JPS58118091 A JP S58118091A JP 56137572 A JP56137572 A JP 56137572A JP 13757281 A JP13757281 A JP 13757281A JP S58118091 A JPS58118091 A JP S58118091A
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- Japan
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- transistor
- power supply
- load
- drive transistor
- power
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタによ−り構成される半導体記憶
回路（メモリ）に関するものである。
回路（メモリ）に関するものである。
第１図は、従来のＭＯＳスタティック−ランダムアクセ
スメモリ（以下、ＭＭｏｌ−３−ＲＡと記す）のメモリ
セルの構成例を示す。
スメモリ（以下、ＭＭｏｌ−３−ＲＡと記す）のメモリ
セルの構成例を示す。
本図において、Ｔ１．Ｔ３は、デプレッション型（以下
、ＤＭＯ３と記−ｊ））ランジスタからなる一対の負荷
トランジスタ、Ｔ２．Ｔ４は、前記トランジスタＴＩ、
Ｔ３とともにフリップフロツプを構成するエンハンスメ
ント型ＭＯ３（以下、１ＭＯ８と記す）トランジスタか
らなる一対の駆動トランジスタである。
、ＤＭＯ３と記−ｊ））ランジスタからなる一対の負荷
トランジスタ、Ｔ２．Ｔ４は、前記トランジスタＴＩ、
Ｔ３とともにフリップフロツプを構成するエンハンスメ
ント型ＭＯ３（以下、１ＭＯ８と記す）トランジスタか
らなる一対の駆動トランジスタである。
１はゲート入力端子であり、負荷トランジスタＴ１のゲ
ートおよびソース、駆動トランジスタＴ２のドレイン、
並びに駆動トランジスタＴ４のゲートに接続さｎている
。２もゲート入力端子であり、負荷トランジスタＴ３の
ゲートおよびソース、駆動トランジスタＴ４のドレイン
、並びに駆動トランジスタＴ２のゲートに接続さｎてい
る。
ートおよびソース、駆動トランジスタＴ２のドレイン、
並びに駆動トランジスタＴ４のゲートに接続さｎている
。２もゲート入力端子であり、負荷トランジスタＴ３の
ゲートおよびソース、駆動トランジスタＴ４のドレイン
、並びに駆動トランジスタＴ２のゲートに接続さｎてい
る。
′ｆ、り、前記負荷トランジスタＴＩ、Ｔ３のドレイン
はともに電源ＶＤＤに接続され、駆動トランジスタＴ２
．Ｔ４のソースはともに接地電位ＶＳ５に接続さねてい
る。そして、前記各端子１，２はそ扛ぞｎさらに、１Ｍ
Ｏ８トランジスタからなるゲート回路の機能全果たす伝
達ゲートトランジスタＴ５．Ｔ６を介して１、データ線
３，４に接続さｔているっ寸り、前記伝達ゲートトラン
ジスタＴ５゜Ｔ６のゲートは、共にワード線５に接続さ
ｎている。
はともに電源ＶＤＤに接続され、駆動トランジスタＴ２
．Ｔ４のソースはともに接地電位ＶＳ５に接続さねてい
る。そして、前記各端子１，２はそ扛ぞｎさらに、１Ｍ
Ｏ８トランジスタからなるゲート回路の機能全果たす伝
達ゲートトランジスタＴ５．Ｔ６を介して１、データ線
３，４に接続さｔているっ寸り、前記伝達ゲートトラン
ジスタＴ５゜Ｔ６のゲートは、共にワード線５に接続さ
ｎている。
説明すると、端子１の電位がＶＤＤに等しい場合には、
駆動トランジスタＴ４が導通状態となり、ゲート入力端
子２の電位は駆動トランジスタＴ２の閾値電位以下に下
がる。
駆動トランジスタＴ４が導通状態となり、ゲート入力端
子２の電位は駆動トランジスタＴ２の閾値電位以下に下
がる。
逆に、前記端子２の電位がｖｎｎに等しい場合には、駆
動トランジスタＴ２が導通状態となり、端子１の電位が
駆動トランジスタＴ４の閾値電位以下に下がる。このよ
うに、端子１と端子２とが相補的な電位を維持すること
によって、１ビツトのデータが記憶さｎる。
動トランジスタＴ２が導通状態となり、端子１の電位が
駆動トランジスタＴ４の閾値電位以下に下がる。このよ
うに、端子１と端子２とが相補的な電位を維持すること
によって、１ビツトのデータが記憶さｎる。
しかしながら、このような従来のＭＯＳ−８−ＲＡＭで
は、負荷トランジスタＴ１とＴｓのドレインが共通の電
源ｖｎｎに接続さｎているため、この電源ＶＤＩ）の投
入時には、対になすトランジスタＴＩ、Ｔ２およびＴｓ
、Ｔ４の対称的構造に由来して、端子１，２のレベル全
確定することができない。したがって、電源投入後の読
み出しデータを一定の値に確定することができないとい
う欠点があった。
は、負荷トランジスタＴ１とＴｓのドレインが共通の電
源ｖｎｎに接続さｎているため、この電源ＶＤＩ）の投
入時には、対になすトランジスタＴＩ、Ｔ２およびＴｓ
、Ｔ４の対称的構造に由来して、端子１，２のレベル全
確定することができない。したがって、電源投入後の読
み出しデータを一定の値に確定することができないとい
う欠点があった。
また、前記の欠点全救済する方法として、前記Ｔ１〜Ｔ
４のトランジスタの寸法を変えて非対称にすることによ
り、電源投入時における端子１゜２のレベルを確定する
ことも考えらｆる。しかしながら、この場合には、端子
１，２のレベル等が非対称となり、データ線３，４に接
続さｎるセンスアンプに影響を与え、読み出し応答速度
會遅らせたり、あるいはデータを決めるための半導体製
造用マスクの種類が増えたりする等の欠点があった。
４のトランジスタの寸法を変えて非対称にすることによ
り、電源投入時における端子１゜２のレベルを確定する
ことも考えらｆる。しかしながら、この場合には、端子
１，２のレベル等が非対称となり、データ線３，４に接
続さｎるセンスアンプに影響を与え、読み出し応答速度
會遅らせたり、あるいはデータを決めるための半導体製
造用マスクの種類が増えたりする等の欠点があった。
また、従来、以上のような欠点は、上記第１図のような
ＮチャンネルＥ／Ｄ Ｍ ＯＳ回路により構成さｇ；ｂ
ＭＯ３−８−ＲＡＭのみならず、Ｐチャンネル、あるい
はＥ／Ｅ Ｍ ＯＳ回路により構成さｎるＭＯＳ−３−
ＲＡＭにおいても同様に存在した。
ＮチャンネルＥ／Ｄ Ｍ ＯＳ回路により構成さｇ；ｂ
ＭＯ３−８−ＲＡＭのみならず、Ｐチャンネル、あるい
はＥ／Ｅ Ｍ ＯＳ回路により構成さｎるＭＯＳ−３−
ＲＡＭにおいても同様に存在した。
本発明は、前記従来の欠点全解消するべくなさｆ′した
もので、電源投入後、書き込みが行わｎる１での保持デ
ータケ、予め設定しておいた値に確定することができ、
こｎにより電源投入後、書き込と同じ機能を果たさせる
ことができ、しかも各トランジスタの対称性全維持でき
るＭＯＳ−８−ＲＡＭ等の半導体記憶回路全提供するこ
と全目的とする。
もので、電源投入後、書き込みが行わｎる１での保持デ
ータケ、予め設定しておいた値に確定することができ、
こｎにより電源投入後、書き込と同じ機能を果たさせる
ことができ、しかも各トランジスタの対称性全維持でき
るＭＯＳ−８−ＲＡＭ等の半導体記憶回路全提供するこ
と全目的とする。
本発明による半導体記憶回路は、一対の駆動トランジス
タと、そｎぞｎ一端が電源に他端が前記駆動トランジス
タに接続さｎＬ一対の負荷と全有してなり、前記各負荷
の前記駆動トランジスタ側端を相補的な電位に保つこと
によってデータ全記憶する記憶回路において、電源投入
時に、一方の前記負荷に対する電源供給全、他方の前記
負荷に対する電源供給よりも遅らせることによって、電
源投入後のデータ金子め設定しておいた値に確定するも
のである。
タと、そｎぞｎ一端が電源に他端が前記駆動トランジス
タに接続さｎＬ一対の負荷と全有してなり、前記各負荷
の前記駆動トランジスタ側端を相補的な電位に保つこと
によってデータ全記憶する記憶回路において、電源投入
時に、一方の前記負荷に対する電源供給全、他方の前記
負荷に対する電源供給よりも遅らせることによって、電
源投入後のデータ金子め設定しておいた値に確定するも
のである。
以下、本発明を図面に示す実施例に基づいてさらに詳し
く説明する。
く説明する。
第２図は、本発明をＭＯＳ−５−ＲＡＭに適用した実施
例で、負荷トランジスタＴ１．Ｔｓ、駆動トランジスタ
Ｔ２． Ｔ４．ゲート入力端子１゜２、伝達ゲートト
ランジスタＴ５．Ｔ６．接地電６ど−′ 位ＶＳＳ、データ線３，４およびワード線６はそｎぞ扛
第１図の従来例と全く同じ構成になっている。
例で、負荷トランジスタＴ１．Ｔｓ、駆動トランジスタ
Ｔ２． Ｔ４．ゲート入力端子１゜２、伝達ゲートト
ランジスタＴ５．Ｔ６．接地電６ど−′ 位ＶＳＳ、データ線３，４およびワード線６はそｎぞ扛
第１図の従来例と全く同じ構成になっている。
そして、負荷トランジスタＴ１のドレインは電源ｖＤＤ
１に接続さｎる−１、負荷トランジスタＴ３のドレイン
は、電源ＶＤＤ ２に接続さｎている。
１に接続さｎる−１、負荷トランジスタＴ３のドレイン
は、電源ＶＤＤ ２に接続さｎている。
ここで、電源ＶＤＤ ２は、遅延回路６を用いて、電源
投入時の立ち上９時間？、電源Ｖ、）Ｄ １よりも遅延
させた電源である。また、ＶＤＤ ２がオーバーシュー
トするときは、必要に応じて、容量性負荷７が電源Ｖｎ
ｎ ２と接地電位ＶＳＳＯ間に挿入さｎる。
投入時の立ち上９時間？、電源Ｖ、）Ｄ １よりも遅延
させた電源である。また、ＶＤＤ ２がオーバーシュー
トするときは、必要に応じて、容量性負荷７が電源Ｖｎ
ｎ ２と接地電位ＶＳＳＯ間に挿入さｎる。
なお、負荷トランジスタＴＩ、Ｔ３の閾値電圧全ＶＴＤ
（ＶＴＤ ＜ Ｏ） ＋ ＷＥ動） ラ７ジスタＴ
２． Ｔ ４の閾値電圧ｆ Ｖｔ＋ｉ （ＶＴＫ ＞
Ｏ） 、駆動トランジスタ２ｉ７ｙ［Ｔ４のゲートの入
力電圧がｖｎｎであるときの前記駆動トランジスタのド
レイン出力電圧１ｖＬ（ｖＴＩ ：＞Ｖｌ、）ＯＬ 電
源ＶＤｎ １ 、 Ｖｎｎ ２ノ立ち上りの後、充分
安定した時の電位ｆ Ｖｎｎ （ＶＤｎ〉０）、接地電
位Ｖｓｓ＝＝Ｏとする。
（ＶＴＤ ＜ Ｏ） ＋ ＷＥ動） ラ７ジスタＴ
２． Ｔ ４の閾値電圧ｆ Ｖｔ＋ｉ （ＶＴＫ ＞
Ｏ） 、駆動トランジスタ２ｉ７ｙ［Ｔ４のゲートの入
力電圧がｖｎｎであるときの前記駆動トランジスタのド
レイン出力電圧１ｖＬ（ｖＴＩ ：＞Ｖｌ、）ＯＬ 電
源ＶＤｎ １ 、 Ｖｎｎ ２ノ立ち上りの後、充分
安定した時の電位ｆ Ｖｎｎ （ＶＤｎ〉０）、接地電
位Ｖｓｓ＝＝Ｏとする。
次に、本実施例の動作全果３図に示す信号波形図を用い
て説明する。
て説明する。
７”−’
１ず、第３図におけるｔｏの時点では、電源ＶＤＤ１１
Ｂ ＯＦ Ｆ状態、ツ’Ｅ ９ ＶＤＤ Ｉ ＝ Ｖｓ
ｓ ｆある。このとき、負荷トランジスタＴＩ、Ｔ３の
ソースは、基板とＰＮ接合しているため、その電位はＶ
Ｂｓ以下には下がらないので、負荷トランジスタＴＩ。
Ｂ ＯＦ Ｆ状態、ツ’Ｅ ９ ＶＤＤ Ｉ ＝ Ｖｓ
ｓ ｆある。このとき、負荷トランジスタＴＩ、Ｔ３の
ソースは、基板とＰＮ接合しているため、その電位はＶ
Ｂｓ以下には下がらないので、負荷トランジスタＴＩ。
Ｔ３は導通状態になっている。したがって、端子１．２
は第３図ハ、二にそｎぞｎ示すようにＶＳｇと同電位に
ある。
は第３図ハ、二にそｎぞｎ示すようにＶＳｇと同電位に
ある。
また、第３図（ホ）に示すようにｔＯ〜ｔ５の区間では
、ワード線５も０レベルｉ ＊ｎ ＶＬ レベルを維
持するようにしておく。
、ワード線５も０レベルｉ ＊ｎ ＶＬ レベルを維
持するようにしておく。
次に、ｔ１時に電源’Ｖｎｎ １ ｆ Ｖｎｎレベルに
上げる。
上げる。
このとき、遅延回路６の働きによって、ＶＤＤ ２はＶ
Ｓｇと同電位であるから、ゲート入力端子２は０レベル
にある。よって駆動トランジスタＴ２が非導通状態の１
ま、負荷トランジスタＴ１に電流が流ｎ１駆動トランジ
スタＴ４のゲートに電荷が蓄積さｎるため、端子１の電
位がＶＤＤレベルまで上−がる。この結果、駆動トラン
ジスタＴ４は導通状態となるが、電源Ｖｎｎ ２がまだ
Ｏレベルであるため、端子２に依然Ｏレベルケ維持し、
駆動トランジスタＴ２に非導通状態を保つ。
Ｓｇと同電位であるから、ゲート入力端子２は０レベル
にある。よって駆動トランジスタＴ２が非導通状態の１
ま、負荷トランジスタＴ１に電流が流ｎ１駆動トランジ
スタＴ４のゲートに電荷が蓄積さｎるため、端子１の電
位がＶＤＤレベルまで上−がる。この結果、駆動トラン
ジスタＴ４は導通状態となるが、電源Ｖｎｎ ２がまだ
Ｏレベルであるため、端子２に依然Ｏレベルケ維持し、
駆動トランジスタＴ２に非導通状態を保つ。
次に、ｔ２時に、電源ＶＤＤ ２がＶＤＤレベルまで上
がる。このとき、端子１ばＶＤＤレベルに保たｎており
、駆動トランジスタＴ４が導通状態にあるため、負荷ト
ランジスタＴ３’ｊ５通して、駆動トランジスタＴ４に
電流が流ｎるので、端子２の電位にｖｂ レベルまで
しか土がらない。したがって、駆動トランジスタＴ２［
非導通状態の１１であり、端子１はＶｎｎレベル全維持
する。このようにして、電源投入後、所定の時間を経た
時刻Ｔ３には、端子１が必らずＶＤＤレベル會維持する
ことになり、データの不確定が解消さｎる。
がる。このとき、端子１ばＶＤＤレベルに保たｎており
、駆動トランジスタＴ４が導通状態にあるため、負荷ト
ランジスタＴ３’ｊ５通して、駆動トランジスタＴ４に
電流が流ｎるので、端子２の電位にｖｂ レベルまで
しか土がらない。したがって、駆動トランジスタＴ２［
非導通状態の１１であり、端子１はＶｎｎレベル全維持
する。このようにして、電源投入後、所定の時間を経た
時刻Ｔ３には、端子１が必らずＶＤＤレベル會維持する
ことになり、データの不確定が解消さｎる。
なお、電源投入後、書き込みが行わｎるまでは、端子２
の万全ＶＤｎレベルに維持したい場合には、負荷トラン
ジスタＴＩ、Ｔ３のドレインと電源ＶＤＤ １ 、 Ｖ
ｎｎ ２との接続関係？第２図と逆にすｎばよい。
の万全ＶＤｎレベルに維持したい場合には、負荷トラン
ジスタＴＩ、Ｔ３のドレインと電源ＶＤＤ １ 、 Ｖ
ｎｎ ２との接続関係？第２図と逆にすｎばよい。
−ｆ、た、上記説明から明らかなように、このようなセ
ル全集積したＭＯＳ、５−ＲＡＭにおいては、Ｔ３（７
）ドレイ７ｋ、そｎぞｎ電源ＶＯＩＤ Ｉ 、 ＶＤ
Ｄ ２のいず扛に接続するかにより、電源投入直後に各
番地のデータｆ ” Ｏ”または１”のいずｎにするか
？決定できる。そして、前記負荷トランジスタＴ Ｉ
、 Ｔ ３ 、！： ＶＤＤ Ｉ 、 ＶＤＤ ２
との接続関係の選択は、実際の回路では電源アルミ配線
の選択だけで行うことができる。
ル全集積したＭＯＳ、５−ＲＡＭにおいては、Ｔ３（７
）ドレイ７ｋ、そｎぞｎ電源ＶＯＩＤ Ｉ 、 ＶＤ
Ｄ ２のいず扛に接続するかにより、電源投入直後に各
番地のデータｆ ” Ｏ”または１”のいずｎにするか
？決定できる。そして、前記負荷トランジスタＴ Ｉ
、 Ｔ ３ 、！： ＶＤＤ Ｉ 、 ＶＤＤ ２
との接続関係の選択は、実際の回路では電源アルミ配線
の選択だけで行うことができる。
なお、本発明は、上記実施例のようなＮチャンネルＥ／
Ｄ Ｍ ＯＳ回路により構成さｎる半導体記憶回路のみ
ならず、Ｐチャンネル、あるいＨＥ／ＥＭＯ８回路等に
より構成さｎる半導体記憶回路にも適用できるっ 以上の説明から明らかなように本発明による半導体記憶
回路は、−万の駆動トランジスタの負荷に対する電源供
給ケ、他力の駆動トランジスタの負荷に対する電源供給
よりも遅らせることにより次のような効果が得らｎる。
Ｄ Ｍ ＯＳ回路により構成さｎる半導体記憶回路のみ
ならず、Ｐチャンネル、あるいＨＥ／ＥＭＯ８回路等に
より構成さｎる半導体記憶回路にも適用できるっ 以上の説明から明らかなように本発明による半導体記憶
回路は、−万の駆動トランジスタの負荷に対する電源供
給ケ、他力の駆動トランジスタの負荷に対する電源供給
よりも遅らせることにより次のような効果が得らｎる。
（イ）電源投入後、書き込みが行わｎるまでの保持デー
タケ、予め設定しておいた値に確定するこ１０′− とができるので、電源投入後、書き込みが行わｎる１で
は、ＲＯＭと同じ機能ケ果す。したがって、コンピュー
タ、特にマイクロコンピュータ？応用した装置において
記憶素子として使用すｎば、ＲＡＭとＲＯＭとの区別が
必要なくなり、単一種類の記憶素子で記憶部を構成する
ことが可能となり、筐た、初期設定プログラムを省略す
ることも可能となる。
タケ、予め設定しておいた値に確定するこ１０′− とができるので、電源投入後、書き込みが行わｎる１で
は、ＲＯＭと同じ機能ケ果す。したがって、コンピュー
タ、特にマイクロコンピュータ？応用した装置において
記憶素子として使用すｎば、ＲＡＭとＲＯＭとの区別が
必要なくなり、単一種類の記憶素子で記憶部を構成する
ことが可能となり、筐た、初期設定プログラムを省略す
ることも可能となる。
（ロ）記憶回路全構成する各トランジスタの対称構造を
維持できるので、読み出し／書き込み速度に悪影響會与
えたり、データ全快めるための半導体製造用マスタの種
類が増加したジすることがない。
維持できるので、読み出し／書き込み速度に悪影響會与
えたり、データ全快めるための半導体製造用マスタの種
類が増加したジすることがない。
第１図は従来のＭＯＳ＋−５−ＲＡＭセルを示す回路構
成図、第２図は本発明の一実施例による半導体記憶回路
の回路構成図、第３図は前記実施例における信号波形図
である。 ＴＩ、Ｔ３・・・・・・ＤＭＯ３負荷トランジスタ、Ｔ
２．’ｒ４・・・・・・ＥＭＯ３駆動トランジスタ、Ｔ
５゜１１１”−２ Ｔ６・・・・・・ＥＭＯ３伝達ゲートトランジスタ、Ｖ
ＩＩＩ１１＋ＶＤＤ２・・・・・・電源、ＶＳＳ・・・
・・・接地電位、１，２・・・・・・ゲート入力端子、
３，４・・・・・・データ線、６・・・・・ワード線、
６・・・・・・遅延回路、７・・・・・・容量性負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ｔｏ ｔｔ ｔｚ ｔＪ
成図、第２図は本発明の一実施例による半導体記憶回路
の回路構成図、第３図は前記実施例における信号波形図
である。 ＴＩ、Ｔ３・・・・・・ＤＭＯ３負荷トランジスタ、Ｔ
２．’ｒ４・・・・・・ＥＭＯ３駆動トランジスタ、Ｔ
５゜１１１”−２ Ｔ６・・・・・・ＥＭＯ３伝達ゲートトランジスタ、Ｖ
ＩＩＩ１１＋ＶＤＤ２・・・・・・電源、ＶＳＳ・・・
・・・接地電位、１，２・・・・・・ゲート入力端子、
３，４・・・・・・データ線、６・・・・・ワード線、
６・・・・・・遅延回路、７・・・・・・容量性負荷。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ｔｏ ｔｔ ｔｚ ｔＪ
Claims (1)
- 一対の駆動トランジスタと、それぞｎ一端金電源に、他
端を前記駆動トランジスタに接続された一対の負荷と、
電源投入時に、一方の前記負荷に対する電源供給ケ、他
方の前記負荷に対する電源供給よりも遅らせる遅延手段
と全設けたこと全特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137572A JPS58118091A (ja) | 1981-09-01 | 1981-09-01 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137572A JPS58118091A (ja) | 1981-09-01 | 1981-09-01 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58118091A true JPS58118091A (ja) | 1983-07-13 |
Family
ID=15201850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137572A Pending JPS58118091A (ja) | 1981-09-01 | 1981-09-01 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111187A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 半導体装置 |
| JPS61117794A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238843A (en) * | 1975-09-05 | 1977-03-25 | Ncr Co | Electrically alternative nonnvolatile memory cell |
| JPS5438843A (en) * | 1977-08-29 | 1979-03-24 | Happy Sewing Machine Mfg | Device of stopping motor corresponding to detection of residual quantity of lower cotton |
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
-
1981
- 1981-09-01 JP JP56137572A patent/JPS58118091A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238843A (en) * | 1975-09-05 | 1977-03-25 | Ncr Co | Electrically alternative nonnvolatile memory cell |
| JPS5438843A (en) * | 1977-08-29 | 1979-03-24 | Happy Sewing Machine Mfg | Device of stopping motor corresponding to detection of residual quantity of lower cotton |
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111187A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 半導体装置 |
| JPS61117794A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US5051958A (en) * | 1984-11-13 | 1991-09-24 | Fujitsu Limited | Nonvolatile static memory device utilizing separate power supplies |
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