JPS61117794A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS61117794A JPS61117794A JP59237435A JP23743584A JPS61117794A JP S61117794 A JPS61117794 A JP S61117794A JP 59237435 A JP59237435 A JP 59237435A JP 23743584 A JP23743584 A JP 23743584A JP S61117794 A JPS61117794 A JP S61117794A
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- node
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に電気的に
消去可能なプログラマブル・リード・オンリー・メモリ
（ＥＥＦＲＯＭ）をバンク７ノブメモリとしてセル単
位で１対１にスタティック形ランダムアクセスメモリ
（ＳＲＡＭ）と組合せ集積した不揮発性（ノン・ボラタ
イル）ランダムアクセスメモリ （ＮＶＲＡＭ）装置に
関する。
消去可能なプログラマブル・リード・オンリー・メモリ
（ＥＥＦＲＯＭ）をバンク７ノブメモリとしてセル単
位で１対１にスタティック形ランダムアクセスメモリ
（ＳＲＡＭ）と組合せ集積した不揮発性（ノン・ボラタ
イル）ランダムアクセスメモリ （ＮＶＲＡＭ）装置に
関する。
〔従来の技術）
ＮＶＲＡＭは、既に知られるように、ＥＥＦＲＯＭとＳ
ＲＡＭをメモリセル単位で１対ｌに組合せ集積して構成
され、電源遮断時にＳＲＡＭに記憶されているデータを
ＥＥＰＩ？ＯＭに退避しくストアし）、電源投入時に再
びＳＲＡＭに呼び戻す（リコールする）ように機能する
ものである。
ＲＡＭをメモリセル単位で１対ｌに組合せ集積して構成
され、電源遮断時にＳＲＡＭに記憶されているデータを
ＥＥＰＩ？ＯＭに退避しくストアし）、電源投入時に再
びＳＲＡＭに呼び戻す（リコールする）ように機能する
ものである。
第３図（ａｌ、第４図（ａｌは従来のＮＶＲＡＭの一例
を示す回路であり、第３図（ｂｌ、第４図ｆｂｌはそれ
ぞれリコール時の電源Ｖｃｃ、リコール信号ＲＣＬ、制
御信号Ｖ、のタイミング図である。第３図ｔａ＋の回路
については特願昭５８−１９１０３９号、第４図（ａｌ
の回路については特開昭５８−４５６９７号に詳述され
ている。
を示す回路であり、第３図（ｂｌ、第４図ｆｂｌはそれ
ぞれリコール時の電源Ｖｃｃ、リコール信号ＲＣＬ、制
御信号Ｖ、のタイミング図である。第３図ｔａ＋の回路
については特願昭５８−１９１０３９号、第４図（ａｌ
の回路については特開昭５８−４５６９７号に詳述され
ている。
第３図（ａｌ、第４図（ａｌにおいてはディプレッショ
ントランジスタＴ＋ 、Ｔ２ 、エンハンスメントトラ
ンジスタＴ３．Ｔ、がＳＲＡＭセルを構成している。
ントランジスタＴ＋ 、Ｔ２ 、エンハンスメントトラ
ンジスタＴ３．Ｔ、がＳＲＡＭセルを構成している。
また不揮発性メモリセルは第３図（ａ）ではゲートＦＧ
がフローティン状態とされたＴ、にょす構成され、第４
図（ａ）ではＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ−ｇａｔ
ｅ ＴｕｎｎｅｌＯｘｉｄｅ）構造のトランジスタによ
って構成される。
がフローティン状態とされたＴ、にょす構成され、第４
図（ａ）ではＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ−ｇａｔ
ｅ ＴｕｎｎｅｌＯｘｉｄｅ）構造のトランジスタによ
って構成される。
不揮発性メモリセルへのデータの書込みはＴ、。
Ｔ、のフローティングゲートへの電子の注入又はフロー
ティングゲートからの電子の放出を行なうことによって
行われる。その結果、Ｔ ｂ 、 Ｔ ｔのしきい値が
変わり、Ｔｈ、Ｔ７がＳＲＡＭのデータに応じてオン又
はオフ状態とされる。一方、リコール動作は以下のよう
にして行われる。即ち、第３図（ａｌでは第３図（′ｂ
）の如くリコールトランジスタＴＳがオンとされてから
電源Ｖｃｃが立上げられる。この時Ｔ、がオンしていれ
ばノードＮ２が低レベルなのでＮ、の電位のみが上昇し
、Ｔ４がオン、Ｔ。
ティングゲートからの電子の放出を行なうことによって
行われる。その結果、Ｔ ｂ 、 Ｔ ｔのしきい値が
変わり、Ｔｈ、Ｔ７がＳＲＡＭのデータに応じてオン又
はオフ状態とされる。一方、リコール動作は以下のよう
にして行われる。即ち、第３図（ａｌでは第３図（′ｂ
）の如くリコールトランジスタＴＳがオンとされてから
電源Ｖｃｃが立上げられる。この時Ｔ、がオンしていれ
ばノードＮ２が低レベルなのでＮ、の電位のみが上昇し
、Ｔ４がオン、Ｔ。
がオフとなり、Ｎ、が高レベルＮ２が低レベルとなる。
一方、Ｔ、がオフしているときにはＮ２がフローティン
グ状態になっているのでＴ、〜Ｔ４よりなるフリップフ
ロップの状態が一定に定まらない。そこでＴ、がオフの
時にはＴ、がオンのときとは反対の状態にフリップフロ
ップの状態が定まるように何らかの手段をとらなければ
ならない。
グ状態になっているのでＴ、〜Ｔ４よりなるフリップフ
ロップの状態が一定に定まらない。そこでＴ、がオフの
時にはＴ、がオンのときとは反対の状態にフリップフロ
ップの状態が定まるように何らかの手段をとらなければ
ならない。
そのため、従来はフリップフロップの状態がアンバラン
スになる様に回路を構成していた。このフリップフロッ
プ回路のアンバランス状態は負荷トランジスタＴ、、Ｔ
、や容量Ｃ１，Ｃ２の大小によって設定される。例えば
、負荷トランジスタＴ、、Ｔ、のアンバランスは各々の
トランジスタのチャネル幅（Ｗ）とチャネル長（Ｌ）と
によるＷ／Ｌの大小関係で決められ、容量Ｃ，，Ｃ，の
容量値のアンバランスはパターンの形状に伴って決めら
れる。例えば容量値をｃｌ＞Ｃｚという関係にするとＴ
６がオフしているときのリコール動作は以下の様にして
行われる。即ち、電源電圧Ｖｃｃが立上ったときには容
量ＣＩ ＞Ｃ，とすると、ノードＮ、の電位はノードＮ
ｔに比べて遅く立上るのでノードＮ１はＬレベル、ノー
ドＮｔはＨレベルとなる。一方、Ｔ、がオンのときには
前述したようにＮ２は強制的にＬレベルに押えられるの
で、ノードＮ、がＨレベル、Ｎ２がＬレベルとなる。ま
たディプレッション形の負荷トランジスタＴ、、Ｔ、の
チャネル幅Ｗとチャネル長しとの関係は、一般に、Ｗが
大きければ大きい程流れる電流は大きくなり、Ｌが小さ
ければ小さい程流れる電流は大きくなるので、Ｗ／Ｌの
値は即ち抵抗値の大小と等価であり、Ｃ，、Ｃ，に大小
関係を持たせる代りにたの負荷即ちＷ／Ｌに大小関係を
もたせて上記のリコール動作を行わせることもできる。
スになる様に回路を構成していた。このフリップフロッ
プ回路のアンバランス状態は負荷トランジスタＴ、、Ｔ
、や容量Ｃ１，Ｃ２の大小によって設定される。例えば
、負荷トランジスタＴ、、Ｔ、のアンバランスは各々の
トランジスタのチャネル幅（Ｗ）とチャネル長（Ｌ）と
によるＷ／Ｌの大小関係で決められ、容量Ｃ，，Ｃ，の
容量値のアンバランスはパターンの形状に伴って決めら
れる。例えば容量値をｃｌ＞Ｃｚという関係にするとＴ
６がオフしているときのリコール動作は以下の様にして
行われる。即ち、電源電圧Ｖｃｃが立上ったときには容
量ＣＩ ＞Ｃ，とすると、ノードＮ、の電位はノードＮ
ｔに比べて遅く立上るのでノードＮ１はＬレベル、ノー
ドＮｔはＨレベルとなる。一方、Ｔ、がオンのときには
前述したようにＮ２は強制的にＬレベルに押えられるの
で、ノードＮ、がＨレベル、Ｎ２がＬレベルとなる。ま
たディプレッション形の負荷トランジスタＴ、、Ｔ、の
チャネル幅Ｗとチャネル長しとの関係は、一般に、Ｗが
大きければ大きい程流れる電流は大きくなり、Ｌが小さ
ければ小さい程流れる電流は大きくなるので、Ｗ／Ｌの
値は即ち抵抗値の大小と等価であり、Ｃ，、Ｃ，に大小
関係を持たせる代りにたの負荷即ちＷ／Ｌに大小関係を
もたせて上記のリコール動作を行わせることもできる。
第４図（ａｌの場合には、リコール時に■えが立上げら
れるのでＴ、のオン・オフとＮ＋ 、Ｎｚのレベルとの
関係が第３図ｔａｒとは逆になるだけで、その他の基本
動作は第３図（ａ）と同様である。つまり、Ｔ、がオン
のときにはＮ２がＨレベル、Ｎ１がＬレベルとなりＴ、
がオフのときにはこの逆となる。但し、容量値の関係は
ＣＩ ＜Ｃ，の場合である。
れるのでＴ、のオン・オフとＮ＋ 、Ｎｚのレベルとの
関係が第３図ｔａｒとは逆になるだけで、その他の基本
動作は第３図（ａ）と同様である。つまり、Ｔ、がオン
のときにはＮ２がＨレベル、Ｎ１がＬレベルとなりＴ、
がオフのときにはこの逆となる。但し、容量値の関係は
ＣＩ ＜Ｃ，の場合である。
上記の構成のものにあっては、容’］Ｃ＋、Ｃｚは集積
回路のレイアウト設計時においてパターンに伴って必然
的に決められる容量を理想とするが、実際にはノードＮ
Ｉに生ずる容１ｃ、はトランジスタＴ、、Ｔ、に依存し
、ノードＮ２に生ずる容量Ｃ２はトランジスタＴｚ 、
Ｔａ 、Ｔｓ 、Ｔｈ等に依存するので容量Ｃ２の方が
大きくなってしまい、このためＣＩ ＞Ｃ，の条件を満
足させるためには容量ＣＩを意図的に大きくする必要が
あり、その結果セル面積の増大を来している。一方、負
荷トランジスタＴ、、Ｔ、に差をつける、即ち、例えば
、７１ ＞Ｔｔとするためにはチャネル幅Ｗ又はチャネ
ル長しの寸法に差をつける必要があり、やはりセル面積
の増大を来している。さらに、Ｔ１とＴ２あるいはＣＩ
と０２をアンバランスにするということは、ＳＲＡＭの
特性としてノードＮ、のしレベルとノードＮ２のＬレベ
ルあるいはノードＮ２のＨレベルとノードＮ２のＨレベ
ルとの関係（レベル自体および充放電速度）が非対称と
なりその結果アクセスが遅くなるという問題があり、ま
たＴ１とＴ２のアンバランスではかなりのセル電流のア
ンバランスを必要とするためにその結果消費電流の増大
を来すという問題がある。その結果負荷トランジスタを
高抵抗ポリシリコンに置換えることがさまたげられてい
る。
回路のレイアウト設計時においてパターンに伴って必然
的に決められる容量を理想とするが、実際にはノードＮ
Ｉに生ずる容１ｃ、はトランジスタＴ、、Ｔ、に依存し
、ノードＮ２に生ずる容量Ｃ２はトランジスタＴｚ 、
Ｔａ 、Ｔｓ 、Ｔｈ等に依存するので容量Ｃ２の方が
大きくなってしまい、このためＣＩ ＞Ｃ，の条件を満
足させるためには容量ＣＩを意図的に大きくする必要が
あり、その結果セル面積の増大を来している。一方、負
荷トランジスタＴ、、Ｔ、に差をつける、即ち、例えば
、７１ ＞Ｔｔとするためにはチャネル幅Ｗ又はチャネ
ル長しの寸法に差をつける必要があり、やはりセル面積
の増大を来している。さらに、Ｔ１とＴ２あるいはＣＩ
と０２をアンバランスにするということは、ＳＲＡＭの
特性としてノードＮ、のしレベルとノードＮ２のＬレベ
ルあるいはノードＮ２のＨレベルとノードＮ２のＨレベ
ルとの関係（レベル自体および充放電速度）が非対称と
なりその結果アクセスが遅くなるという問題があり、ま
たＴ１とＴ２のアンバランスではかなりのセル電流のア
ンバランスを必要とするためにその結果消費電流の増大
を来すという問題がある。その結果負荷トランジスタを
高抵抗ポリシリコンに置換えることがさまたげられてい
る。
〔問題点を解決するための手段および作用〕本発明は上
記した問題点を解決した不揮発性半導体装置（ＮＶＲＡ
Ｍ）であって、ＳＲＡＭの負荷に供給する電源を各々異
なるタイミングで供給することに着目し、これによりノ
ードＮ＋、Ｎｚに接続された負荷トランジスタあるいは
容量をアンバランス状態に設定する必要がなく、これに
よりセル面積は減少し、ＳＲＡＭの動作特性は改善され
かつ低消費電流化が可能なＮＶＲＡＭを提供するもので
あり、その手段は、一対の負荷を有するフリップフロッ
プと、記憶情報に応じてオン又はオフとなり且つ該フリ
ップフロップに接続された不揮発性メモリトランジスタ
と、該不揮発性メモリトランジスタに記憶されている情
報を該フリフフフロソプ側ヘリコールするときに。該一
対の負荷に対する電源電圧の印加タイミングをずらすた
めの制御回路とを具備し、該不揮発性メモリトランジス
タがオフしている場合には、該不揮発性メモリトランジ
スタがオンしている場合とは逆の状態に該フリップフロ
ップの状態が設定されるように該一対の負荷に対する電
源電圧の印加タイミングをずらすようにしたことを特徴
とする。
記した問題点を解決した不揮発性半導体装置（ＮＶＲＡ
Ｍ）であって、ＳＲＡＭの負荷に供給する電源を各々異
なるタイミングで供給することに着目し、これによりノ
ードＮ＋、Ｎｚに接続された負荷トランジスタあるいは
容量をアンバランス状態に設定する必要がなく、これに
よりセル面積は減少し、ＳＲＡＭの動作特性は改善され
かつ低消費電流化が可能なＮＶＲＡＭを提供するもので
あり、その手段は、一対の負荷を有するフリップフロッ
プと、記憶情報に応じてオン又はオフとなり且つ該フリ
ップフロップに接続された不揮発性メモリトランジスタ
と、該不揮発性メモリトランジスタに記憶されている情
報を該フリフフフロソプ側ヘリコールするときに。該一
対の負荷に対する電源電圧の印加タイミングをずらすた
めの制御回路とを具備し、該不揮発性メモリトランジス
タがオフしている場合には、該不揮発性メモリトランジ
スタがオンしている場合とは逆の状態に該フリップフロ
ップの状態が設定されるように該一対の負荷に対する電
源電圧の印加タイミングをずらすようにしたことを特徴
とする。
第１図（ａ）は本発明によるＮＶＲＡＭの一実施例回路
図であり、第１図（ｂ）、 （Ｃ）は第１図（ａｌ装置
の信号タイミングチャートである。第１図＋ａｌにおい
て第３図および第４図と同一素子には同一番号が付与さ
れている。またストア用回路Ｓの詳細は本発明がリコー
ル時に関するものであるため省略する０本発明ではディ
プレフジョン形の負荷トランジスタＴ、、Ｔ、に代えて
高抵抗ポリシリコンを各々使用することも可能であるが
これについては後述する。第１図（ａ）に示すように、
本発明では電？ＪＪＩ Ｖ ｃ ＋及びＶＣＺは負荷ト
ランジスタＴ、、Ｔ、に印加タイミングをずらして各々
別個に供給される。
図であり、第１図（ｂ）、 （Ｃ）は第１図（ａｌ装置
の信号タイミングチャートである。第１図＋ａｌにおい
て第３図および第４図と同一素子には同一番号が付与さ
れている。またストア用回路Ｓの詳細は本発明がリコー
ル時に関するものであるため省略する０本発明ではディ
プレフジョン形の負荷トランジスタＴ、、Ｔ、に代えて
高抵抗ポリシリコンを各々使用することも可能であるが
これについては後述する。第１図（ａ）に示すように、
本発明では電？ＪＪＩ Ｖ ｃ ＋及びＶＣＺは負荷ト
ランジスタＴ、、Ｔ、に印加タイミングをずらして各々
別個に供給される。
以下、第１図（ｂ）、 （Ｃ１を参照しつつこの回路の
動作を説明する。
動作を説明する。
今、トランジスタＴ、は、リコール時であるためそのゲ
ートに外部から入力されたＨレベル信号ＲＣＬによって
オンしているものとする。ここで、７’ｌ 源ｖ Ｃ２
をＶＣＩよりも早く立上げたとする。第１図（ｂ）に示
すように不揮発性メモリトランジスタＴ６がオフの場合
には電流が流れずまたトランジスタＴ４もオフしている
ためにノードＮ２の電位■。
ートに外部から入力されたＨレベル信号ＲＣＬによって
オンしているものとする。ここで、７’ｌ 源ｖ Ｃ２
をＶＣＩよりも早く立上げたとする。第１図（ｂ）に示
すように不揮発性メモリトランジスタＴ６がオフの場合
には電流が流れずまたトランジスタＴ４もオフしている
ためにノードＮ２の電位■。
はＶＣＺの立上りと同時に上昇する。■Ｎ□が上昇する
とトランジスタＴ、のゲートの電位が上昇するのでＴ、
はオンし、ノードＮ１の電位ＶＮＩは○（Ｖ）を維持し
、たとえ■。、が後から立上ったとしてもこの状態は維
持されフリップフロップ回路はセットされる。次に第１
図（Ｃ１に示すように不揮発性メモリトランジスタＴ、
がオンの場合について説明する。この場合には条件とし
て負荷トランジスタＴ２のチャネル幅Ｗ２とチャネル長
Ｌ２との比Ｗｚ／Ｌｚ と、トランジスタＴ５のＷ ｓ
／ Ｌ ｓおよびトランジスタＴ、のＷ ６ ／ Ｌ
ｂとの関係を設定する必要がある。即ち、 を満足するように各々のトランジスタのチャネル幅、チ
ャネル長を設定する。 。
とトランジスタＴ、のゲートの電位が上昇するのでＴ、
はオンし、ノードＮ１の電位ＶＮＩは○（Ｖ）を維持し
、たとえ■。、が後から立上ったとしてもこの状態は維
持されフリップフロップ回路はセットされる。次に第１
図（Ｃ１に示すように不揮発性メモリトランジスタＴ、
がオンの場合について説明する。この場合には条件とし
て負荷トランジスタＴ２のチャネル幅Ｗ２とチャネル長
Ｌ２との比Ｗｚ／Ｌｚ と、トランジスタＴ５のＷ ｓ
／ Ｌ ｓおよびトランジスタＴ、のＷ ６ ／ Ｌ
ｂとの関係を設定する必要がある。即ち、 を満足するように各々のトランジスタのチャネル幅、チ
ャネル長を設定する。 。
式（１）は、Ｔ、、Ｔ、のＷ／Ｌの和をＴ２のＷ／Ｌの
３乃至５倍よりも大きくかつこの時のノードＮ２の電位
■。がトランジスタＴ、のターンオンするしきい値電圧
ＶＴＨ以下であるような値に設定することを意味してい
る。このように設定しておけば第１図（Ｃ）に示すよう
に、電源■。の立上りと同時に■８□は０．１〜０．３
（Ｖ）上昇するがＴ。
３乃至５倍よりも大きくかつこの時のノードＮ２の電位
■。がトランジスタＴ、のターンオンするしきい値電圧
ＶＴＨ以下であるような値に設定することを意味してい
る。このように設定しておけば第１図（Ｃ）に示すよう
に、電源■。の立上りと同時に■８□は０．１〜０．３
（Ｖ）上昇するがＴ。
のしきい値ＶＴ）１以下であるためトランジスタＴ３を
ターンオンするに到らず、さらにＶＣＩが立上るとＴ３
はオフしているためにノードＮ１の電位ＶＮＩは同時に
上昇する。ＶＮＩが上昇するとトランジスタＴ４はゲー
トがＨレベルとなるのでオンしこれにより■Ｎ□はＯ（
Ｖ）に戻る。
ターンオンするに到らず、さらにＶＣＩが立上るとＴ３
はオフしているためにノードＮ１の電位ＶＮＩは同時に
上昇する。ＶＮＩが上昇するとトランジスタＴ４はゲー
トがＨレベルとなるのでオンしこれにより■Ｎ□はＯ（
Ｖ）に戻る。
上述の説明から明らかなように、負荷トランジスタに対
する電源ＶＣ１，ＶＣＺを印加タイミングをずらして供
給することによってリコール時において、不揮発性メモ
リトランジスタＴ、がフローティングゲートＦＧのプラ
ス電荷あるいはマイナス電荷に基づいてオン、オフする
ならば、ノードＮ、、Ｎ、の容量の大きさが同一でも、
また負荷トランジスタＴ、、Ｔ、の大小によらず、メモ
リトランジスタＴ、の情報がフリツブフロップ回路にセ
ットされる。即ち、まず電源ＶＣＺを立上げるので、ト
ランジスタＴ、のオン、オフに応じてノードＮ、のレベ
ルがＬレベル→Ｈレベルと決まってしまう。次にｉｉ
Ｂ Ｖ ｃ ｌを立上げるが、ＶＣＩが０（Ｖ）の状態
ではノードＮ１はＯ（Ｖ）であるからノードＮ２のレベ
ルはトランジスタＴ、のオン。
する電源ＶＣ１，ＶＣＺを印加タイミングをずらして供
給することによってリコール時において、不揮発性メモ
リトランジスタＴ、がフローティングゲートＦＧのプラ
ス電荷あるいはマイナス電荷に基づいてオン、オフする
ならば、ノードＮ、、Ｎ、の容量の大きさが同一でも、
また負荷トランジスタＴ、、Ｔ、の大小によらず、メモ
リトランジスタＴ、の情報がフリツブフロップ回路にセ
ットされる。即ち、まず電源ＶＣＺを立上げるので、ト
ランジスタＴ、のオン、オフに応じてノードＮ、のレベ
ルがＬレベル→Ｈレベルと決まってしまう。次にｉｉ
Ｂ Ｖ ｃ ｌを立上げるが、ＶＣＩが０（Ｖ）の状態
ではノードＮ１はＯ（Ｖ）であるからノードＮ２のレベ
ルはトランジスタＴ、のオン。
オフ状態に依存して決められる。
次に負荷トランジスタＴ＋、Ｔｚは高抵抗ポリシリコン
に置き替え得ることを説明する。すでに知られるように
高抵抗ポリシリコンを使用することで負荷電流をナノア
ンペアオーダーの微小電流とすることができる。従来の
回路構成において負荷トランジスタのかわりに高抵抗ポ
リシリコンが用いられないのは、容量Ｃ１と容ｉｔ ｃ
ｚの明確なアンバランス状態を設定しようとしても、
微小電流によりチャージすることになるのでノードＮｌ
＋Ｎ２の立上り曲線にはほとんど差が見られず、むしろ
種々のノイズの影響を受けて必要とするアンバランスが
得られないことによる。これに対して本発明では前述の
如くＣ３とＣ２のアンバランス、Ｔ、とＴ２のアンバラ
ンスは不要であるため高抵抗ポリシリコンを用いたとき
の微小電流でも十分に動作し低消費電流化を図ることが
できる。また高抵抗ポリは一般に温度特性が良好とは云
えないが、本発明では多少のアンバランスは問題となら
ないため実使用上の問題は生じない。
に置き替え得ることを説明する。すでに知られるように
高抵抗ポリシリコンを使用することで負荷電流をナノア
ンペアオーダーの微小電流とすることができる。従来の
回路構成において負荷トランジスタのかわりに高抵抗ポ
リシリコンが用いられないのは、容量Ｃ１と容ｉｔ ｃ
ｚの明確なアンバランス状態を設定しようとしても、
微小電流によりチャージすることになるのでノードＮｌ
＋Ｎ２の立上り曲線にはほとんど差が見られず、むしろ
種々のノイズの影響を受けて必要とするアンバランスが
得られないことによる。これに対して本発明では前述の
如くＣ３とＣ２のアンバランス、Ｔ、とＴ２のアンバラ
ンスは不要であるため高抵抗ポリシリコンを用いたとき
の微小電流でも十分に動作し低消費電流化を図ることが
できる。また高抵抗ポリは一般に温度特性が良好とは云
えないが、本発明では多少のアンバランスは問題となら
ないため実使用上の問題は生じない。
第２図ｉａｌは本発明のＮＶＲＡＭの他の実施例回路図
である。第１図（ａｌの構成ではリコール時にはグラン
ドに電流を流したが、第２図（ａｌの場合にはリコール
時に外部から電流を流し込む。この場合、リコール時に
は電圧■、ア／ＲＣＬを外部から与えて電流を流し、ス
トア時には例えばＯ（Ｖ）と２２（Ｖ）の２種類の電圧
を用いる。不揮発性メモリトランジスタＴ７は第１図（
ａｌに示すようなトランジスタＴ、とストア用回路Ｓの
一部が一体となった構造のトランジスタであり、リコー
ル時ｐＲＧ／ＲＣＬにコントロールゲートがＨレベルと
なりフローティングゲートＦＣの電荷のプラス、マイナ
スによりオン、オフする。第１図（ａｌと同様、電源■
。Ｉ＋”ＣＺＯ印加タイミングをずらすことは云うまで
もない。この回路の動作は第２図（ｂｌに示すように、
ＶＣＩの方がＶＣｌよりも先に立上がる点が異なるのみ
で他の動作は第１図（ａｌと同様なので省略し、また効
果についても同様なので省略する。
である。第１図（ａｌの構成ではリコール時にはグラン
ドに電流を流したが、第２図（ａｌの場合にはリコール
時に外部から電流を流し込む。この場合、リコール時に
は電圧■、ア／ＲＣＬを外部から与えて電流を流し、ス
トア時には例えばＯ（Ｖ）と２２（Ｖ）の２種類の電圧
を用いる。不揮発性メモリトランジスタＴ７は第１図（
ａｌに示すようなトランジスタＴ、とストア用回路Ｓの
一部が一体となった構造のトランジスタであり、リコー
ル時ｐＲＧ／ＲＣＬにコントロールゲートがＨレベルと
なりフローティングゲートＦＣの電荷のプラス、マイナ
スによりオン、オフする。第１図（ａｌと同様、電源■
。Ｉ＋”ＣＺＯ印加タイミングをずらすことは云うまで
もない。この回路の動作は第２図（ｂｌに示すように、
ＶＣＩの方がＶＣｌよりも先に立上がる点が異なるのみ
で他の動作は第１図（ａｌと同様なので省略し、また効
果についても同様なので省略する。
また、■。とＶＣｌの印加タイミングをずらす回路は第
５図の回路で実現でき、そのタイミングチャートを第６
図に示す。メモリＩＣの外部から入力されるアレイリコ
ール信号（ＡＲ）、遅延信号（ＤＡＲＩおよびＤＡＲ２
）によって、ＶＣＩおよび■。のオンタイミングをずら
している。
５図の回路で実現でき、そのタイミングチャートを第６
図に示す。メモリＩＣの外部から入力されるアレイリコ
ール信号（ＡＲ）、遅延信号（ＤＡＲＩおよびＤＡＲ２
）によって、ＶＣＩおよび■。のオンタイミングをずら
している。
本発明によれば、セル面積が減少し、ＳＲＡＭの動作特
性も改善されかつ負荷として高抵抗ポリシリコンを採用
できるので低消費電流化された不揮発性ランダム・アク
セス・メモリを提供することができる。
性も改善されかつ負荷として高抵抗ポリシリコンを採用
できるので低消費電流化された不揮発性ランダム・アク
セス・メモリを提供することができる。
第１図（ａｌは、本発明による一実施例としての不揮発
性ランダム・アクセス・メモリ装置の回路図、第１図（
ｂｌおよび（Ｃ１は、第１図（ａ）回路の信号タイミン
グチャート、 第１図（ｄ）は、第１図（ａ）回路に供給する電源およ
びリコール信号を発生する回路のブロック線図、第２図
（ａ）は、本発明による他の実施例としての不揮発性ラ
ンダム・アクセス・メモリ装置の回路図、 第２図（ｂｌは、第２図（ａ）回路の信号タイミングチ
ャート、 第２図（Ｃ１は、第２図＋８１回路に供給するＴ４源お
よびリコール信号を発生する回路のブロック線図、第３
図（ａ）は、従来の不揮発性ランダム・アクセス・メモ
リ装置の一例を示す回路図、 第３図（ｂ）は、第３図（８１回路の信号タイミングチ
ャート、 第４図（ａｌは、従来の不揮発性ランダム・アクセス・
メモリ装置の他の例を示す回路図、第４図（ｂｌは、第
４図（８１回路の信号タイミングチャート、 第５図は第１図および第２図回路に用いられるリコール
信号およびｔｔＡ電圧の印加タイミングを発生する回路
の一例、および 第６図は第５図回路のタイミングチャートである。 （符号の説明） ■ｃｃ ＋ ■Ｃ１＋ ＶＣ２”−’電源、Ｔ、、Ｔｚ
−・・ディブレ７シヨン形負荷トランジスタ、 Ｔ、、Ｔ、 −人出力トランジスタ、 Ｔ、−カット用トランジスタ、 Ｔ、、Ｔ、 −不揮発性メモリトランジスタ、ＦＣ−一
・フローティングゲート、 Ｓ・ストア用回路、 Ｎ、、Ｎ！−−・ノード、 ＢＬ、百し−ビット線、 ＷＬ−・・ワード線。
性ランダム・アクセス・メモリ装置の回路図、第１図（
ｂｌおよび（Ｃ１は、第１図（ａ）回路の信号タイミン
グチャート、 第１図（ｄ）は、第１図（ａ）回路に供給する電源およ
びリコール信号を発生する回路のブロック線図、第２図
（ａ）は、本発明による他の実施例としての不揮発性ラ
ンダム・アクセス・メモリ装置の回路図、 第２図（ｂｌは、第２図（ａ）回路の信号タイミングチ
ャート、 第２図（Ｃ１は、第２図＋８１回路に供給するＴ４源お
よびリコール信号を発生する回路のブロック線図、第３
図（ａ）は、従来の不揮発性ランダム・アクセス・メモ
リ装置の一例を示す回路図、 第３図（ｂ）は、第３図（８１回路の信号タイミングチ
ャート、 第４図（ａｌは、従来の不揮発性ランダム・アクセス・
メモリ装置の他の例を示す回路図、第４図（ｂｌは、第
４図（８１回路の信号タイミングチャート、 第５図は第１図および第２図回路に用いられるリコール
信号およびｔｔＡ電圧の印加タイミングを発生する回路
の一例、および 第６図は第５図回路のタイミングチャートである。 （符号の説明） ■ｃｃ ＋ ■Ｃ１＋ ＶＣ２”−’電源、Ｔ、、Ｔｚ
−・・ディブレ７シヨン形負荷トランジスタ、 Ｔ、、Ｔ、 −人出力トランジスタ、 Ｔ、−カット用トランジスタ、 Ｔ、、Ｔ、 −不揮発性メモリトランジスタ、ＦＣ−一
・フローティングゲート、 Ｓ・ストア用回路、 Ｎ、、Ｎ！−−・ノード、 ＢＬ、百し−ビット線、 ＷＬ−・・ワード線。
Claims (1)
- １、一対の負荷を有するフリップフロップと、記憶情報
に応じてオン又はオフとなり且つ該フリップフロップに
接続された不揮発性メモリトランジスタと、該不揮発性
メモリトランジスタに記憶されている情報を該フリップ
フロップ側へリコールするときに該一対の負荷に対する
電源電圧の印加タイミングをずらすための制御回路とを
具備し、該不揮発性メモリトランジスタがオフしている
場合には、該不揮発性メモリトランジスタがオンしてい
る場合とは逆の状態に該フリップフロップの状態が設定
されるように該一対の負荷に対する電源電圧の印加タイ
ミングをずらすようにしたことを特徴とする不揮発性半
導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237435A JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
| KR8508466A KR920007451B1 (en) | 1984-11-13 | 1985-11-13 | Non-volatile semiconductor memory device |
| EP85308245A EP0182595B1 (en) | 1984-11-13 | 1985-11-13 | Semiconductor nonvolatile memory device |
| DE8585308245T DE3576013D1 (de) | 1984-11-13 | 1985-11-13 | Nichtfluechtiger halbleiterspeicher. |
| US07/547,525 US5051958A (en) | 1984-11-13 | 1990-07-03 | Nonvolatile static memory device utilizing separate power supplies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237435A JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117794A true JPS61117794A (ja) | 1986-06-05 |
| JPH0411953B2 JPH0411953B2 (ja) | 1992-03-03 |
Family
ID=17015313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237435A Granted JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5051958A (ja) |
| EP (1) | EP0182595B1 (ja) |
| JP (1) | JPS61117794A (ja) |
| KR (1) | KR920007451B1 (ja) |
| DE (1) | DE3576013D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189641A (en) * | 1987-06-08 | 1993-02-23 | Fujitsu Limited | Non-volatile random access memory device |
| JPS6478489A (en) * | 1987-06-08 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
| US5212664A (en) * | 1989-04-05 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Information card with dual power detection signals to memory decoder |
| JPH0654873B2 (ja) * | 1989-09-04 | 1994-07-20 | 株式会社東芝 | プログラマブル型論理装置 |
| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
| US5181187A (en) * | 1991-03-29 | 1993-01-19 | Silicon Storage Technology, Inc. | Low power voltage sensing circuit |
| US5644533A (en) * | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| TW297158B (ja) * | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
| US5602776A (en) * | 1994-10-17 | 1997-02-11 | Simtek Corporation | Non-Volatile, static random access memory with current limiting |
| JP3474665B2 (ja) * | 1995-03-02 | 2003-12-08 | 富士通株式会社 | 計算機システムの電源制御装置及び方法 |
| US5566110A (en) * | 1995-03-21 | 1996-10-15 | Texas Instruments Incorporated | Electrically erasable programmable read only memory and method of operation |
| US5880991A (en) | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
| US6424011B1 (en) | 1997-04-14 | 2002-07-23 | International Business Machines Corporation | Mixed memory integration with NVRAM, dram and sram cell structures on same substrate |
| US5923582A (en) * | 1997-06-03 | 1999-07-13 | Cypress Semiconductor Corp. | SRAM with ROM functionality |
| US5991191A (en) * | 1997-12-05 | 1999-11-23 | Silicon Aquarius, Inc. | Methods and circuits for single-memory cell multivalue data storage |
| KR100260281B1 (ko) * | 1997-12-09 | 2000-07-01 | 윤덕용 | 비휘발성 정적 기억소자 |
| TW402843B (en) * | 1998-07-08 | 2000-08-21 | Winbond Electronics Corp | Voltage sense circuit with low power dissipation |
| US6452856B1 (en) * | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| IT1313226B1 (it) * | 1999-07-02 | 2002-06-17 | St Microelectronics Srl | Architettura di memoria avente ridotto valore di settling time deiriferimenti interni di tensione, e relativo metodo di generazione di |
| US6259126B1 (en) | 1999-11-23 | 2001-07-10 | International Business Machines Corporation | Low cost mixed memory integration with FERAM |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| US20080151654A1 (en) | 2006-12-22 | 2008-06-26 | Allan James D | Method and apparatus to implement a reset function in a non-volatile static random access memory |
| US7881118B2 (en) * | 2007-05-25 | 2011-02-01 | Cypress Semiconductor Corporation | Sense transistor protection for memory programming |
| US7852699B2 (en) * | 2007-10-04 | 2010-12-14 | Macronix International Co., Ltd. | Power saving method and circuit thereof for a semiconductor memory |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
| US8064255B2 (en) | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| US8378425B2 (en) * | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845697A (ja) * | 1981-09-08 | 1983-03-16 | インテル・コ−ポレ−シヨン | 不揮発性メモリ |
| JPS58118091A (ja) * | 1981-09-01 | 1983-07-13 | Kino Chikayuki | 半導体記憶回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3757313A (en) * | 1972-06-29 | 1973-09-04 | Ibm | Data storage with predetermined settable configuration |
| US4263664A (en) * | 1979-08-31 | 1981-04-21 | Xicor, Inc. | Nonvolatile static random access memory system |
| JPS5641585A (en) * | 1979-09-07 | 1981-04-18 | Nec Corp | Memory |
-
1984
- 1984-11-13 JP JP59237435A patent/JPS61117794A/ja active Granted
-
1985
- 1985-11-13 DE DE8585308245T patent/DE3576013D1/de not_active Expired - Lifetime
- 1985-11-13 EP EP85308245A patent/EP0182595B1/en not_active Expired
- 1985-11-13 KR KR8508466A patent/KR920007451B1/ko not_active Expired
-
1990
- 1990-07-03 US US07/547,525 patent/US5051958A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118091A (ja) * | 1981-09-01 | 1983-07-13 | Kino Chikayuki | 半導体記憶回路 |
| JPS5845697A (ja) * | 1981-09-08 | 1983-03-16 | インテル・コ−ポレ−シヨン | 不揮発性メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182595B1 (en) | 1990-02-07 |
| KR920007451B1 (en) | 1992-09-01 |
| JPH0411953B2 (ja) | 1992-03-03 |
| EP0182595A2 (en) | 1986-05-28 |
| EP0182595A3 (en) | 1987-08-26 |
| DE3576013D1 (de) | 1990-03-15 |
| US5051958A (en) | 1991-09-24 |
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