JPS58121830A - 出力駆動回路 - Google Patents
出力駆動回路Info
- Publication number
- JPS58121830A JPS58121830A JP57004102A JP410282A JPS58121830A JP S58121830 A JPS58121830 A JP S58121830A JP 57004102 A JP57004102 A JP 57004102A JP 410282 A JP410282 A JP 410282A JP S58121830 A JPS58121830 A JP S58121830A
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- Japan
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- circuit
- input
- output
- electrode
- terminal
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は乗積回路の出力駆動回路に関し、特に入力か出
力かを制御する制御端子が不用な出力駆動回路に関する
。
力かを制御する制御端子が不用な出力駆動回路に関する
。
従来、集積回路の入出力両用の端子駆動回路には入出力
の方向を制御する制御信号入力を必要とするものが多か
った。この回路は入力端子として使用する場合は出力駆
動回路をオフ状態とし、高インピーダンス状態とする。
の方向を制御する制御信号入力を必要とするものが多か
った。この回路は入力端子として使用する場合は出力駆
動回路をオフ状態とし、高インピーダンス状態とする。
しかし、何らかの理由でこの制御信号がない場合もあり
、この場合に入出力双方向性で良好な特性を持つ躯＃
ＩＣ！１路を構成することが難しかった。
、この場合に入出力双方向性で良好な特性を持つ躯＃
ＩＣ！１路を構成することが難しかった。
以下、図面を用いて従来の入出力駆動回路を説明する。
第１図に示すものはＥ／Ｉ）インバータ回路をそのまま
入出力駆動回路と・して使う方法である。同図において
、本回路はエンハンスメント形電界効果トランジスタ１
（Ｅ−ＮＥＴ）とディプリジョン形電界効果トランジス
タ２（Ｄ−ＦｊＴ）からなり、Ｄ−ＦＥ’ｒ２のゲート
とソースは共通にして、この共通点をＥ−ＦＥＴ１のド
レインと接続して出力端とし、Ｅ−ＦＥＴ１のソースを
接地、Ｄ−ＦＥＴ２のドレインを電源Ｖに接続する。入
力信号ｆＥ−ＦＥＴ１のゲート端子Ｐ１に印加すると反
転した出力信号が出力端Ｐ２に現われる。Ｄ−ＦＥＴ２
は定電流源的な動作をするので、大きなサイズのＤ−Ｆ
ＥＴ２ｆ用、意しなければ充分な出力パルス波形の立上
り時間が得られない。
入出力駆動回路と・して使う方法である。同図において
、本回路はエンハンスメント形電界効果トランジスタ１
（Ｅ−ＮＥＴ）とディプリジョン形電界効果トランジス
タ２（Ｄ−ＦｊＴ）からなり、Ｄ−ＦＥ’ｒ２のゲート
とソースは共通にして、この共通点をＥ−ＦＥＴ１のド
レインと接続して出力端とし、Ｅ−ＦＥＴ１のソースを
接地、Ｄ−ＦＥＴ２のドレインを電源Ｖに接続する。入
力信号ｆＥ−ＦＥＴ１のゲート端子Ｐ１に印加すると反
転した出力信号が出力端Ｐ２に現われる。Ｄ−ＦＥＴ２
は定電流源的な動作をするので、大きなサイズのＤ−Ｆ
ＥＴ２ｆ用、意しなければ充分な出力パルス波形の立上
り時間が得られない。
従って、Ｄ−ＦＥＴ２のサイズは大きく形成されており
、この回路を出力駆動回路に使用する場合、１＝−１７
ＥＴ１がＯＮのとき直流的に電流が流れるのでかなり電
力を消費する。更に、Ｅ −ＦＥＴ１がＯＮのとき出力
端Ｐ２は低電位となるがこの電位は充分低くなければな
らない（例えば０．４ｖ以下）。
、この回路を出力駆動回路に使用する場合、１＝−１７
ＥＴ１がＯＮのとき直流的に電流が流れるのでかなり電
力を消費する。更に、Ｅ −ＦＥＴ１がＯＮのとき出力
端Ｐ２は低電位となるがこの電位は充分低くなければな
らない（例えば０．４ｖ以下）。
このためには、Ｅ−ＦＥＴ１のサイズも充分に大きくし
て相互コンダクタンスを大きくせねばならない。従って
、大きいサイズのＤ−Ｆｌｉ：Ｔ２と更に大きいサイズ
のＥ−ＦＥＴ１を作るために大面ｊ 槓を要す
ることになるので、通常の出力回路にはこの回路は使わ
れない。
て相互コンダクタンスを大きくせねばならない。従って
、大きいサイズのＤ−Ｆｌｉ：Ｔ２と更に大きいサイズ
のＥ−ＦＥＴ１を作るために大面ｊ 槓を要す
ることになるので、通常の出力回路にはこの回路は使わ
れない。
次に、通常の出力駆動回路としてよく使われるＩｔ／Ｅ
−）−テムポール形の具体例を第２図にボす。この場合
、２つのＥ−ＦＥＴ３，４のゲートには相補的な入力信
号を印加する必要があり、インバータＸ、が必要となる
。この回路は出力専用の回路としては前述のＥ／Ｄ形の
ものに比べ良好な特性を持つが、本回路を外部入力用に
使う場合、例えば入力端Ｐ１に低電位を印加し出力端Ｐ
２からやはり低電位な部分に入力しようとすると過大な
電流がＥ−ＦＥＴ４に流れることになる。すなわち、マ
イクロコンピー−ター等の集積回路においては入出力、
？ｆｆ１Ｊ御等の信号が多く集積回路のビン数にもＩ
ＩＪ限があるような場合、検査等において第２図の回路
の出力端子Ｐ２を接地電位にすることが行われる。マイ
コン内部の検査を行うときＰ２を接地してこのＰ２より
Ｐ。を通して内部に接地電位を供給することがあり、い
わば出力端子Ｐ２から検査用の信号が入力される状態と
なる。このとき、電源からＰ２に過大電流（たとえば数
十ｍＡ以上）が流れ、集積回路内のＡＰ配線が断線した
り素子の不良が発生し、集積回路そのものが不良となる
不都合が存在した。
−）−テムポール形の具体例を第２図にボす。この場合
、２つのＥ−ＦＥＴ３，４のゲートには相補的な入力信
号を印加する必要があり、インバータＸ、が必要となる
。この回路は出力専用の回路としては前述のＥ／Ｄ形の
ものに比べ良好な特性を持つが、本回路を外部入力用に
使う場合、例えば入力端Ｐ１に低電位を印加し出力端Ｐ
２からやはり低電位な部分に入力しようとすると過大な
電流がＥ−ＦＥＴ４に流れることになる。すなわち、マ
イクロコンピー−ター等の集積回路においては入出力、
？ｆｆ１Ｊ御等の信号が多く集積回路のビン数にもＩ
ＩＪ限があるような場合、検査等において第２図の回路
の出力端子Ｐ２を接地電位にすることが行われる。マイ
コン内部の検査を行うときＰ２を接地してこのＰ２より
Ｐ。を通して内部に接地電位を供給することがあり、い
わば出力端子Ｐ２から検査用の信号が入力される状態と
なる。このとき、電源からＰ２に過大電流（たとえば数
十ｍＡ以上）が流れ、集積回路内のＡＰ配線が断線した
り素子の不良が発生し、集積回路そのものが不良となる
不都合が存在した。
本発明は従来低電流で駆動出来る出力駆動回路がなかっ
た点にかんがみなされたもので、高速かつ低電流で駆動
出来る出力駆動回路を提供せんとするものである。
た点にかんがみなされたもので、高速かつ低電流で駆動
出来る出力駆動回路を提供せんとするものである。
以丁、本発明を実施例とともに図面を用いて説明する。
第３図に本発明の一実施例にかかる基本回路金示す。同
図（、）は入力端Ｐ、に印加した信号が反転して出力端
Ｐ２に現われる反転形、同図（ｂ）は入力端Ｐ１の極性
がそのまま出力端Ｐ２に現われる正転形である。同図（
ｃ） 、 （ｂ）において、入力端Ｐ１からの入力信号
ｆｄインバータＸ１．ｘ２によって反転された信号と合
せて相補的にＨ−ＦＥＴ６ａ 、６ｂ、６ａ 。
図（、）は入力端Ｐ、に印加した信号が反転して出力端
Ｐ２に現われる反転形、同図（ｂ）は入力端Ｐ１の極性
がそのまま出力端Ｐ２に現われる正転形である。同図（
ｃ） 、 （ｂ）において、入力端Ｐ１からの入力信号
ｆｄインバータＸ１．ｘ２によって反転された信号と合
せて相補的にＨ−ＦＥＴ６ａ 、６ｂ、６ａ 。
６ｂのゲートに印／Ｉｎされる。Ｅ−ＦＥＴ５ａ、６ｂ
。
。
６ａ、６ｂのソースとドレインを直列に接続し、Ｅ−Ｆ
ＥＴ６ａ、６ｂのドレインはＤ−ＦＥＴ７ａ。
ＥＴ６ａ、６ｂのドレインはＤ−ＦＥＴ７ａ。
７ｂのソースとゲートと接続し、Ｄ−Ｆｊ：Ｔ７ａ。
７ｂのドレインは電源に接続する。この回路の動作は出
力回路として使用する場合は、第２図に示し罠Ｅ／Ｅト
ーテムポール形に近い動作をする。
力回路として使用する場合は、第２図に示し罠Ｅ／Ｅト
ーテムポール形に近い動作をする。
直流的にはＥ−ＦＥＴ５ａ 、５ｂ、６ａ 、６ｂの何
れか一方は必ずＯＦＦ状態にあるため電源から電流が流
れず消費電力の点から非常に有利である。
れか一方は必ずＯＦＦ状態にあるため電源から電流が流
れず消費電力の点から非常に有利である。
一方、本発明に係る出力駆動回路を検査時等に入力回路
として使用する場合は、５ｇ３図（ａ）では入出力端Ｐ
２が低電位、同図（ｂ）では入出力端Ｐ２が高電位にな
るようにして使用する。ここで、同図（ａ）の場合を例
にとると、入力回路として使用する場合、Ｐｌが低電位
であればＦＥＴ５ａはＯＦＦ。
として使用する場合は、５ｇ３図（ａ）では入出力端Ｐ
２が低電位、同図（ｂ）では入出力端Ｐ２が高電位にな
るようにして使用する。ここで、同図（ａ）の場合を例
にとると、入力回路として使用する場合、Ｐｌが低電位
であればＦＥＴ５ａはＯＦＦ。
６ａはＯＮになっておりこの状態で入出力端Ｐｖ２に低
電位（たとえば接地電位）を印加すると等制約に第３図
（Ｃ）のようにＦＥＴ７ａのソース・ドレイン間に電源
電圧Ｖが印加されることになる。
電位（たとえば接地電位）を印加すると等制約に第３図
（Ｃ）のようにＦＥＴ７ａのソース・ドレイン間に電源
電圧Ｖが印加されることになる。
ＦＥＴ７ａはデプレション形のＦＥＴでゲートとソース
が結合されて同電位になっているので、ソース・ドレイ
ン間の印加電圧によらずほぼ一定のドレイン電流が流れ
る。すなわちＦＥＴ７ａは定電流特性を持っている。こ
の定電流特性の電流値を適当な値（例えば１〜５ ｍ
Ａ程度）に選んでおけば、従来の駆動回路（第２図の例
）で同様の使い方をした場合に流れる電流（１０〜５０
ｍ Ａ ８度あるいはそれ以上）に比べ充分小ない電
流（たとえば第２図の数分の１におさえられる。従って
外部から低電位のパルスを印加する場合も、従来のよう
な極端にソースインピーダンスの低いパルス源ヲ使用す
る必要もなくなる。つまり、第３図では出力回路として
の特性は充分に高速特性を保持しかつ入力画４々しても
低電位入力に対しては過大電流が流れたり、極めてソー
スインピーダンスの低いパルス回路を使用しなければこ
の入力端を駆動できないといったような従来の問題点は
全て解消され、極めて良好な入出力特性が得られる。
が結合されて同電位になっているので、ソース・ドレイ
ン間の印加電圧によらずほぼ一定のドレイン電流が流れ
る。すなわちＦＥＴ７ａは定電流特性を持っている。こ
の定電流特性の電流値を適当な値（例えば１〜５ ｍ
Ａ程度）に選んでおけば、従来の駆動回路（第２図の例
）で同様の使い方をした場合に流れる電流（１０〜５０
ｍ Ａ ８度あるいはそれ以上）に比べ充分小ない電
流（たとえば第２図の数分の１におさえられる。従って
外部から低電位のパルスを印加する場合も、従来のよう
な極端にソースインピーダンスの低いパルス源ヲ使用す
る必要もなくなる。つまり、第３図では出力回路として
の特性は充分に高速特性を保持しかつ入力画４々しても
低電位入力に対しては過大電流が流れたり、極めてソー
スインピーダンスの低いパルス回路を使用しなければこ
の入力端を駆動できないといったような従来の問題点は
全て解消され、極めて良好な入出力特性が得られる。
第４図は本発明の別の実施例で、ｆ： −Ｆ Ｅ ’ｒ
６ｃソース側に定電流源としてのＤ−ＮＥＴ７ｃを接
続しており、出力端子Ｐ２（入力回路として使用すると
きは入力端）に高電位を印加してもグランド側に過大な
電流が流れないようになっている構造を示す。その他の
動作は第３図に示す例と同様である。
６ｃソース側に定電流源としてのＤ−ＮＥＴ７ｃを接
続しており、出力端子Ｐ２（入力回路として使用すると
きは入力端）に高電位を印加してもグランド側に過大な
電流が流れないようになっている構造を示す。その他の
動作は第３図に示す例と同様である。
第５図に示す実施例は第３図と第４図に示す実施例を組
み合せたもので、出力回路としての動作は前述同様で長
針である。また、本実施例の場合出力端子Ｐ２（入力回
路とに使用するときは入力端）は高電位低電位何れであ
っても定電流源的作用をするＤ−ＦＥＴ−ｒｄ 、ｙｄ
’を付加しているため過大電流が流れず、極めて良好な
特性を持つことになる。
み合せたもので、出力回路としての動作は前述同様で長
針である。また、本実施例の場合出力端子Ｐ２（入力回
路とに使用するときは入力端）は高電位低電位何れであ
っても定電流源的作用をするＤ−ＦＥＴ−ｒｄ 、ｙｄ
’を付加しているため過大電流が流れず、極めて良好な
特性を持つことになる。
なお、出力端Ｐ２に印加される入力信号は本来低電位も
高電位もあり得るので、第５図に示す実施例は充分であ
るが、第３図に示す実施例のような低電位入力に対して
のみ入力回路として良好な特性を持つものは利用価値が
少ないように考えられる。しかし、別のＩＣのオープン
ドレイン出力等と結線すると負荷抵抗を外部につける必
要もなく充分に有効な機能をもっている。
高電位もあり得るので、第５図に示す実施例は充分であ
るが、第３図に示す実施例のような低電位入力に対して
のみ入力回路として良好な特性を持つものは利用価値が
少ないように考えられる。しかし、別のＩＣのオープン
ドレイン出力等と結線すると負荷抵抗を外部につける必
要もなく充分に有効な機能をもっている。
以上の様に、本発明によれば高速かつ低電流駆動可能な
出力駆動回路を提供出来る。
出力駆動回路を提供出来る。
第１図は従来例のＥ／Ｄ形インバータ出力駆動回路図、
第２図は従来例のＥ ／ １！、形トーテムポール用力
躯動回路図、第３図（ａ） 、 （ｂ）は本発明の実施
例に係る基本回路図、同（Ｃ）は（ａ）の等何回略図、
第４図′は本発明の別の実施例に係る回路図、第５図は
本発明の更に別の実施例に係る回路図である。 ５ａ 〜６ｄ、６ａ−ｓｄａ＊ｓｅ＊５Ｅ−ＦＥＴ。 ７ａ〜７ｄ１７ｄ、７ｄｌ・・・・・・Ｄ−ＦＥＴ１ｘ
１゜ｘ２・・・・・・インバータ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 りＪ３図 第４図 −−−−−−−−Ｊ 第５図 −−−−−−−−−−Ｊ
第２図は従来例のＥ ／ １！、形トーテムポール用力
躯動回路図、第３図（ａ） 、 （ｂ）は本発明の実施
例に係る基本回路図、同（Ｃ）は（ａ）の等何回略図、
第４図′は本発明の別の実施例に係る回路図、第５図は
本発明の更に別の実施例に係る回路図である。 ５ａ 〜６ｄ、６ａ−ｓｄａ＊ｓｅ＊５Ｅ−ＦＥＴ。 ７ａ〜７ｄ１７ｄ、７ｄｌ・・・・・・Ｄ−ＦＥＴ１ｘ
１゜ｘ２・・・・・・インバータ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 りＪ３図 第４図 −−−−−−−−Ｊ 第５図 −−−−−−−−−−Ｊ
Claims (1)
- 第１．第２のエンハンスメント形電界効果トランジスタ
と、ディプリジョン形電界効果トランジスタと、インバ
ータ回路から成り、前記第１のエンハンスメント形トラ
ンジスタ一方の電極を接地し他方の電極を前記第２のエ
ンハンスメント形トランジスタの一方の電極と接続する
とともに前記両トランジスタの接続点を出力端とし、前
記第２のエンハンスメント形トランジスタの他方の電極
と前記ディプリジョン形トランジスタの一方の電極およ
びゲートとを接続し、前記ディプリジョン形トランジス
タの他方の電極に電源電圧を印加できるようにし、かつ
前記第１．第２のエンハンスメント形トランジスタのゲ
ートにそれぞれ逆極性の入力信号を印加することを特徴
とする出力駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004102A JPS58121830A (ja) | 1982-01-14 | 1982-01-14 | 出力駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004102A JPS58121830A (ja) | 1982-01-14 | 1982-01-14 | 出力駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121830A true JPS58121830A (ja) | 1983-07-20 |
Family
ID=11575420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004102A Pending JPS58121830A (ja) | 1982-01-14 | 1982-01-14 | 出力駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254920A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | Ｍｏｓバッファ回路 |
| CN105915211A (zh) * | 2016-05-17 | 2016-08-31 | 深圳芯能半导体技术有限公司 | 非重叠电路和高压驱动电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186952A (ja) * | 1975-01-28 | 1976-07-30 | Nippon Electric Co | |
| JPS5186959A (ja) * | 1975-01-28 | 1976-07-30 | Nippon Electric Co | |
| JPS5268304A (en) * | 1975-12-05 | 1977-06-07 | Fujitsu Ltd | Transistor circuit |
| JPS5648721A (en) * | 1979-09-27 | 1981-05-02 | Nec Corp | Integrated circuit |
-
1982
- 1982-01-14 JP JP57004102A patent/JPS58121830A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186952A (ja) * | 1975-01-28 | 1976-07-30 | Nippon Electric Co | |
| JPS5186959A (ja) * | 1975-01-28 | 1976-07-30 | Nippon Electric Co | |
| JPS5268304A (en) * | 1975-12-05 | 1977-06-07 | Fujitsu Ltd | Transistor circuit |
| JPS5648721A (en) * | 1979-09-27 | 1981-05-02 | Nec Corp | Integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254920A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | Ｍｏｓバッファ回路 |
| CN105915211A (zh) * | 2016-05-17 | 2016-08-31 | 深圳芯能半导体技术有限公司 | 非重叠电路和高压驱动电路 |
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