JPS58123161A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58123161A JPS58123161A JP57006251A JP625182A JPS58123161A JP S58123161 A JPS58123161 A JP S58123161A JP 57006251 A JP57006251 A JP 57006251A JP 625182 A JP625182 A JP 625182A JP S58123161 A JPS58123161 A JP S58123161A
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- JP
- Japan
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- circuit
- analog
- power supply
- current
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices for plural loads
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- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、アナログ回路とデシタル回路とが混在した半
導体集積回路に関する。
導体集積回路に関する。
発明の技術的背景とその問題点
従来のアナログ／デシタル混在集積回路、例えばＩＬ（
インテグレーテッド インノエクシ冒ン ロノック）で
は、デシタル部のノ々ワーはインノエクシ、ン電流の総
和で決まり、アナログ部は入力部プロ、り、出力部プロ
、りその他のブロックに分類されるが、各々のプロ、り
はそのオン・オフにかかわらず電流が流れている。
インテグレーテッド インノエクシ冒ン ロノック）で
は、デシタル部のノ々ワーはインノエクシ、ン電流の総
和で決まり、アナログ部は入力部プロ、り、出力部プロ
、りその他のブロックに分類されるが、各々のプロ、り
はそのオン・オフにかかわらず電流が流れている。
従って、回路の消費電力が大きいという欠点があった。
そこで、アナログ／デフタル混在集積回路において低消
費電力を達成する方法として、外部信号によってデジタ
ル回路の一部の動作を停止させる（例えばある入力ピン
を外部よりオン・オフする事によりある機能のデシタル
部のみ動作させ、他のデジタル回路の動作を停止させる
）方法や、アナログのパワテリーチェ、り回路により電
源ｖｅｃがある値以下になると内部発振器の周波数を低
下させてデシタル部の消費電力を下げる方法があるが、
いずれの方法において覗大幅な消費電力の低減は難しい
。
費電力を達成する方法として、外部信号によってデジタ
ル回路の一部の動作を停止させる（例えばある入力ピン
を外部よりオン・オフする事によりある機能のデシタル
部のみ動作させ、他のデジタル回路の動作を停止させる
）方法や、アナログのパワテリーチェ、り回路により電
源ｖｅｃがある値以下になると内部発振器の周波数を低
下させてデシタル部の消費電力を下げる方法があるが、
いずれの方法において覗大幅な消費電力の低減は難しい
。
発明の目的
本発明は上記の事情に鑑みてなされたもので、低消費電
力化および高集積化が可能なアナログ・ｒノタル混在の
半導体集積回路を提供する亀のである。
力化および高集積化が可能なアナログ・ｒノタル混在の
半導体集積回路を提供する亀のである。
発明の概要
すなわち本発明は、各アナログ回路のうち半導体集積回
路の各シーケンス動作毎に動作が要求されるアナログ回
路にのみ電源を供給するようにデシタル回路の出力信号
によって制御するものであ）、不動作のアナログ回路へ
は電源が供給されなくなるので消費電力が低減されるよ
うになる。
路の各シーケンス動作毎に動作が要求されるアナログ回
路にのみ電源を供給するようにデシタル回路の出力信号
によって制御するものであ）、不動作のアナログ回路へ
は電源が供給されなくなるので消費電力が低減されるよ
うになる。
発明の実施例
以下、図面を参照して本発明の一実施例を１゜明する。
第１図の半導体集積回路において、１１はデシタル制御
回路部、１２はアナログ演算部、ＩＪ＃′ｉこのアナロ
グ演算部１２と７′ノタル制−回路部１１との間のデー
タ人出方のためのインターフェース、Ｊ４は上記アナロ
グ演算部１２およびインターフェース１３のための回路
電源である。また、Ｊ ５１＋ ７５−人力インターフ
ェースであシ、入力端子ＩＮに加えられた入力データを
デシタル制御回路部１１に送出する。１６１〜１６．は
これらｎ個の入力インターフェース１５１〜ＩＩｎに対
応して設けられ、それぞれ所定電流を供給するための入
力回路電源、１１１〜１７ｒ１１は前記デジタル制御回
路部１１からの出力データを出力端子ＯＵＴに送出する
出力インターフェース、１８１〜１ｓｒｎは上記出力イ
ンターフェース１７１〜１７ に対応して設けられ、そ
れぞれに所定電流を供給するためめ出力回路電源である
。これらのｍ個の入力回路電源１６１〜１６．ｍ個の出
力回路電源１７鳳〜１１ 及びｎ
ｍ回路電源１４は、前記デシタル制御回
路１１から制御パスライン１９を通じて送られてくる制
御信号によプ制御され、それぞれ対応するインターフェ
ースに対する電源供給が制御される。
回路部、１２はアナログ演算部、ＩＪ＃′ｉこのアナロ
グ演算部１２と７′ノタル制−回路部１１との間のデー
タ人出方のためのインターフェース、Ｊ４は上記アナロ
グ演算部１２およびインターフェース１３のための回路
電源である。また、Ｊ ５１＋ ７５−人力インターフ
ェースであシ、入力端子ＩＮに加えられた入力データを
デシタル制御回路部１１に送出する。１６１〜１６．は
これらｎ個の入力インターフェース１５１〜ＩＩｎに対
応して設けられ、それぞれ所定電流を供給するための入
力回路電源、１１１〜１７ｒ１１は前記デジタル制御回
路部１１からの出力データを出力端子ＯＵＴに送出する
出力インターフェース、１８１〜１ｓｒｎは上記出力イ
ンターフェース１７１〜１７ に対応して設けられ、そ
れぞれに所定電流を供給するためめ出力回路電源である
。これらのｍ個の入力回路電源１６１〜１６．ｍ個の出
力回路電源１７鳳〜１１ 及びｎ
ｍ回路電源１４は、前記デシタル制御回
路１１から制御パスライン１９を通じて送られてくる制
御信号によプ制御され、それぞれ対応するインターフェ
ースに対する電源供給が制御される。
このような半導体集積回路において、シーケンス動作を
行なう場合には、各インターフェース２５１〜１Ｍ、１
ｒｌ〜１１ 、演算部１ｇのｎ
ｒｎうち各動作ステ、！毎に動作が要求
されるものに対応する回路電源のみをオンさせ、その他
の回路電源を全てオフ状態にして電流を流さないような
制御が行なわれる。この場合、回路電源のオン・オフ＃
作はデジタル制御回路部１１からの出力信号によって制
御される。したがって、上記した半導体集積回路では、
使用する電源回路のみをオンさせて対応する回路を動作
させているので回路の動作平均電流を小さくシ、もりて
平均消費電力を小さくできる特徴を有する。
行なう場合には、各インターフェース２５１〜１Ｍ、１
ｒｌ〜１１ 、演算部１ｇのｎ
ｒｎうち各動作ステ、！毎に動作が要求
されるものに対応する回路電源のみをオンさせ、その他
の回路電源を全てオフ状態にして電流を流さないような
制御が行なわれる。この場合、回路電源のオン・オフ＃
作はデジタル制御回路部１１からの出力信号によって制
御される。したがって、上記した半導体集積回路では、
使用する電源回路のみをオンさせて対応する回路を動作
させているので回路の動作平均電流を小さくシ、もりて
平均消費電力を小さくできる特徴を有する。
第２図は第１図の回路電源の一具体例を示すもので、同
時に入力インター７エースもしくは出力インターフ一−
ス２１との接続関係を示している。定電流源２０と、カ
レントミラー回路を構成する３組のトランジスタＴｌ
ｅ Ｔｍ ＊ ）ランゾスタＴｓ ＃ Ｔａ
ｅ ）ランゾスタＴＩ ＃Ｔ・と、デジタル制御回路１
１より送られてくる電源のオン・オフ信号を伝達するｒ
−）Ｇ１及びトランジスタＴｖと、インターフェース２
１にデシタル制御回路部１１より送られてくる四ノック
信号を伝達するためのｒ−）Ｇ、とで構成されている。
時に入力インター７エースもしくは出力インターフ一−
ス２１との接続関係を示している。定電流源２０と、カ
レントミラー回路を構成する３組のトランジスタＴｌ
ｅ Ｔｍ ＊ ）ランゾスタＴｓ ＃ Ｔａ
ｅ ）ランゾスタＴＩ ＃Ｔ・と、デジタル制御回路１
１より送られてくる電源のオン・オフ信号を伝達するｒ
−）Ｇ１及びトランジスタＴｖと、インターフェース２
１にデシタル制御回路部１１より送られてくる四ノック
信号を伝達するためのｒ−）Ｇ、とで構成されている。
まず、デシタル制御回路部１１からインターフェース２
１に対する電源オン信号が送られてくると、ｒ−）Ｇ、
の出力がトランジスタＴ、をオフにし、トランジスタＴ
１ 。
１に対する電源オン信号が送られてくると、ｒ−）Ｇ、
の出力がトランジスタＴ、をオフにし、トランジスタＴ
１ 。
Ｔ３のカレントミラー回路がトランジスタＴｓに定電流
源２０の電流■１と同一電流■１管流し、さらにトラン
ジスタ’ｒ、、’ｒ・のカレントミラー回路およびトラ
ンジスタＴｍ＊Ｔ４のカレントミラー回路によジインタ
ーフエース２１に上記と同一の電流！簾を供給し、該イ
ンターフェース２１をオン動作させる。このインターフ
ェース２１をオフさせる場合には、ロソ、り信号４Ｅｆ
−）Ｇ、 ｔ−介してインターフェース２１を不動作状
態とし、電源オフ信号入力によ、９）ランゾスタＴ７を
オンさせ、トランシス）ＴＩＬＴ・に対する電流供給を
停止させることによってインターフェース２１への電流
供給をカットする。
源２０の電流■１と同一電流■１管流し、さらにトラン
ジスタ’ｒ、、’ｒ・のカレントミラー回路およびトラ
ンジスタＴｍ＊Ｔ４のカレントミラー回路によジインタ
ーフエース２１に上記と同一の電流！簾を供給し、該イ
ンターフェース２１をオン動作させる。このインターフ
ェース２１をオフさせる場合には、ロソ、り信号４Ｅｆ
−）Ｇ、 ｔ−介してインターフェース２１を不動作状
態とし、電源オフ信号入力によ、９）ランゾスタＴ７を
オンさせ、トランシス）ＴＩＬＴ・に対する電流供給を
停止させることによってインターフェース２１への電流
供給をカットする。
第３図は第１図の回路電源について第２図とは異なる具
体例を示しており、トランジスタＴ１＃Ｔ・によルカレ
ントミラー回路を形成し、この回路をゲートＧ婁および
トランジスタＴ・により制御し、トランジスタＴトにょ
ジインターフエース２１に対する電源供給を接断制御す
るようにしている。すなわち、いまたとえばインターフ
ェース２１をゲートＧ冨出力によシオフさせると同時に
ゲートＧｓ出力によりトランジスタＴ＄をオン動作させ
れば、カレントミラー回路を構成するトランジスタＴ−
がオフ状態になり、インターフェース２１への電流供給
が停止される。
体例を示しており、トランジスタＴ１＃Ｔ・によルカレ
ントミラー回路を形成し、この回路をゲートＧ婁および
トランジスタＴ・により制御し、トランジスタＴトにょ
ジインターフエース２１に対する電源供給を接断制御す
るようにしている。すなわち、いまたとえばインターフ
ェース２１をゲートＧ冨出力によシオフさせると同時に
ゲートＧｓ出力によりトランジスタＴ＄をオン動作させ
れば、カレントミラー回路を構成するトランジスタＴ−
がオフ状態になり、インターフェース２１への電流供給
が停止される。
第４図は本発明の他の実施例に係る半導体集積回路を示
している。との回路では、アナログ回路用の電源回路２
２ｔ−共通に使用し、この電源回路２２と各入力インタ
ーフェース１５亡１５． ＃出力インターフェース１７
１〜１１．およびアナ口ｌ”演算部１２、インターフェ
ース１３との間をそれぞれ断続するスイッチ２３１〜２
３Ｉｌ。
している。との回路では、アナログ回路用の電源回路２
２ｔ−共通に使用し、この電源回路２２と各入力インタ
ーフェース１５亡１５． ＃出力インターフェース１７
１〜１１．およびアナ口ｌ”演算部１２、インターフェ
ース１３との間をそれぞれ断続するスイッチ２３１〜２
３Ｉｌ。
２４１〜２４ ．３！、パスライン１９を設けている。
そして、使用するインターフェースに対応するスイッチ
にのみデシタル制御回路部１１よりパスライン１９を介
して電源オン信号を供：１′１ 給してそｔＯＸイ・チをオンさせ・使用しないイ
１ンターフエースに対応するスイッチに対してはデシ
タル制御回路１１よシパスライン１９を介して電源オフ
信号を供給してそのスイッチをオフ状態にする。これに
よって、集積回路の全平均′１ｌｉｆＩＬおよび平均消
費電力を大輪に低減させるものである。
にのみデシタル制御回路部１１よりパスライン１９を介
して電源オン信号を供：１′１ 給してそｔＯＸイ・チをオンさせ・使用しないイ
１ンターフエースに対応するスイッチに対してはデシ
タル制御回路１１よシパスライン１９を介して電源オフ
信号を供給してそのスイッチをオフ状態にする。これに
よって、集積回路の全平均′１ｌｉｆＩＬおよび平均消
費電力を大輪に低減させるものである。
給４図の電源スイッチの具体的回路例を第５図に示す。
図において、Ｔ１゜は電源回路２２と各インターフェー
ス２６との間にそれぞれ接続されるスイッチングトラン
ジスタであり、ＴｔｔはスイッチングトランジスタＴ１
・をコントルールするトランジスタｓＧ４はトランジス
タＴ’ｔ ｔにデシタル制御回路１１からの電源オン・
オフ信号（スイッチコントロール信号）を伝達するダー
トである。この回路においては、デシタル制御回路部１
１からのスイッチコントロール信号によりオン駆動され
たトランジスタＴ目に対応するスイッチングトランジス
タＴ１・が動作し、このトランジスタＴ、、に対応する
インターフェース２６に電源回路２２から電流が供給さ
れる。
ス２６との間にそれぞれ接続されるスイッチングトラン
ジスタであり、ＴｔｔはスイッチングトランジスタＴ１
・をコントルールするトランジスタｓＧ４はトランジス
タＴ’ｔ ｔにデシタル制御回路１１からの電源オン・
オフ信号（スイッチコントロール信号）を伝達するダー
トである。この回路においては、デシタル制御回路部１
１からのスイッチコントロール信号によりオン駆動され
たトランジスタＴ目に対応するスイッチングトランジス
タＴ１・が動作し、このトランジスタＴ、、に対応する
インターフェース２６に電源回路２２から電流が供給さ
れる。
ここで、各スイッチングトランジスタＴ１゜はノ々イＩ
−ラトランジスタ（ＮＰＮ、ＰＮＰ ） 、 ＭＯ８）
ランノスタ、シャンクシ、ンＦｆｆｉＴの各トランジス
タのいずれであっても喪い。
−ラトランジスタ（ＮＰＮ、ＰＮＰ ） 、 ＭＯ８）
ランノスタ、シャンクシ、ンＦｆｆｉＴの各トランジス
タのいずれであっても喪い。
発明の効果
上述したように本発明の半導体集積回路によれば、アナ
ログ回路がオフの時にはその消費電力を略零とし、低消
費電力化を達成できる。また、この低消費電力化によっ
て回路の発熱が抑制される事により回路の高集積が可能
となる。
ログ回路がオフの時にはその消費電力を略零とし、低消
費電力化を達成できる。また、この低消費電力化によっ
て回路の発熱が抑制される事により回路の高集積が可能
となる。
これはアナログ回路の規模が大きくなるほど有効となる
。
。
第１図は本発明の一実施例に係る半導体集積回路の構成
図、第２図および第３図はそれぞれ第１図の回路電源の
具体的回路構成図、第４図は本発明の他の実施例に係る
半導体集積回路の構成図、第５図は第４図のスイッチの
具体的回路構成図である。 １１・・・デシタル制御回路部、１２・・・アナログ演
算部、１Ｂ、１１．１６・・・インターフェース、１４
・・・回路電源、１５・・・入力インターフェース、１
６・・・入力回路電源、１１・・・出力インターフェ−
ス、１８・・・出力回路電源、１９・・・制御用パスラ
イン、２０・・・定電流源、２２・・・電源回路、２３
．３４．２５・・・スイ、５−１２１・・・スイッチ群
、０１〜Ｇ４・・・ダート、ＴＩ””’Ｔｌｌ・・・ト
ランゾスタ、Ｉｎ・・・入方端子、ＯＵＴ・・・出力端
子。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 ＠５１１ 人４フナコントロール１号 ：１ ３８７−
図、第２図および第３図はそれぞれ第１図の回路電源の
具体的回路構成図、第４図は本発明の他の実施例に係る
半導体集積回路の構成図、第５図は第４図のスイッチの
具体的回路構成図である。 １１・・・デシタル制御回路部、１２・・・アナログ演
算部、１Ｂ、１１．１６・・・インターフェース、１４
・・・回路電源、１５・・・入力インターフェース、１
６・・・入力回路電源、１１・・・出力インターフェ−
ス、１８・・・出力回路電源、１９・・・制御用パスラ
イン、２０・・・定電流源、２２・・・電源回路、２３
．３４．２５・・・スイ、５−１２１・・・スイッチ群
、０１〜Ｇ４・・・ダート、ＴＩ””’Ｔｌｌ・・・ト
ランゾスタ、Ｉｎ・・・入方端子、ＯＵＴ・・・出力端
子。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 ＠５１１ 人４フナコントロール１号 ：１ ３８７−
Claims (3)
- （１）複数のアナログ回路とデジタル回路とが混在して
形成される半導体集積回路において、前記各アナログ回
路に対応して設けられ前記デシタル回路からの出力信号
に応じて上記各アナログ回路に対する電源回路からの電
源供給をコ ３゜ントロールする制御手段を設け、各
シーケンス動作毎に不動作のアナログ回路への電源供給
を停止し得るようにしてなることを％黴とする半導体集
積回路。 - （２）前記制御手段は、前記各アナログ回路に対応して
設けられた複数個の回路電源の中から、前記デシタル回
路によりて動作が要求されているアナログ回路に対応し
た回路電源のみを駆動して該アナログ回路のみ電源を供
給するようにしてなることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。 - （３）前記制御手段は、前記複数個のアナログ回路と、
この各アナログ回路用の共通の電源−路との間にそれぞ
れ設けられ、前記デシタル回路の出力信号に応じてオン
・オフし、前記デシタル回路によって動作が要求されて
いるアナログ回路にのみ前記電源回路から電源を供給す
るスイッチ手段を具備することを特徴とする特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006251A JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006251A JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123161A true JPS58123161A (ja) | 1983-07-22 |
| JPH0115912B2 JPH0115912B2 (ja) | 1989-03-22 |
Family
ID=11633263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006251A Granted JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123161A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132654A (en) * | 1979-12-26 | 1981-10-17 | Texas Instruments Inc | Portable electronic calculator |
-
1982
- 1982-01-19 JP JP57006251A patent/JPS58123161A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132654A (en) * | 1979-12-26 | 1981-10-17 | Texas Instruments Inc | Portable electronic calculator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115912B2 (ja) | 1989-03-22 |
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