JPS5812350A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置に係りｂ４’に’に電流切
換形＠理回路の抵抗の構造に関する。

現在、半導体集積回路装置（以下ＩＣ）はスイ、チング
の高速性が要求される分野では、電流切換形論理回路（
Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃｓ以下ＣＭＬ回
路という）が使用されている。第１図は基本的なＣＭＬ
Ｎ路−であり、ｍｘ図を用いて従来の鉱抵抗１ｉは電流
・Ｖｎｉｃｏ＊　ｉｊ　）ランジスタのベース・エミッ
タ順方向ＯＮ電位降下、ｒはトランジスタのコレクタ抵
抗（ベースコレクタ接合近傍のコレクタＩｎからコレク
タ電極までの抵抗）、■ムは入力トランジスタのコレク
タ（ペースコレクタ接合近傍のコレクタ領域）ｍ位、ｔ
−示す。−において、下紀の近似式が成り立つ。

”　＝（ＶＩＩＩ！−ｖＩＩＯＮ　−Ｖｃａｎ）　／−
（１）Ｖ、４１１＝＝Ｒ，／ｌｔ＆、°（Ｖ、ｘ−’ｍ
ｇｏａ−Ｖ、ｃ、）　、（２）Ｖ、＝（Ｒ，＋ｒ　）　
Ｉ＝（＆、／ｆｌ、＋ｒ／）ｔ、　）　＃”　（ＶＢｉ
ｅ−Ｖ祁ＯＮ　−Ｖｃａｎ）　　　（３）ＣＭＬ回路は
トラｙジスタｔ＃ｌ−飽和で動作させることを脣砿とす
るため入力トランジスタのベース（ベース電極とほぼ同
じと考えてよい）・コレクタ間の電位（以下Ｖ、−Ｖ、
という）ｎベース・コレクタ臘方向ＯＮ電位−下ＶＢＣ
ＯＮより小さくなる禄に各電圧、各回路電数が決められ
ている。

Ｖム−Ｖｉ＝＝（鵬／ｋｉｔｓ　＋　ｒ／ｉＬｓ　）　
（ｖＢＩＣ−Ｖｍｚｏｗ−Ｖｃｃａ）−Ｖｉ　＜■ｎＣ
ｏＮ（４） （４）式においてｈ　■ＢＥＯＮはほぼ一定と考えて良
く、ＶＥｍＩｖｃｃＢ＃■ｉ　は外部より印加さ扛る定
数である。

従りて、　ｖ、−ｖ、は（”＊／　ａ、−１−ｒ／’Ｒ
ｚ）の項によって変動する。ＶＡ−Ｖｉが増大して■Ｂ
ｃｏＮの値とほぼ同じになると、トランジスタは飽和し
てスイ、チンゲスピードが遅くなる。

■１−Ｖｉ　　言■ｍｃｏＮ（５） 第２図にＣＭＬ回路で使用しているトランジスタと抵抗
の構造の断面ｔＳｔ−示す。まず、Ｐ型半導体基板ｌ上
にＮｄの不＃ｌ智を拡散してコレクタ抵抗を小さくする
ための埋込み層２を形成し、ついで半導体基板ｌ上にコ
レクタ領域となるＮ型のエピタキシャル層３を成長する
０次に、素子間の分離をするために２１１Ｍの不純物全
拡散して絶縁領域を形成し、ついでコレクタ抵抗を小さ
くするためにＮ型の不純物を拡散して領域５を形成する
。次にＰ！！ｌ不純ｖＢを拡散してペース領域６を形成
し。

ついでＰｆｉ不純ｖＥｔ−拡散してベース抵抗を小さく
するための領域７および抵抗積域７′を形成し。

ついでＮ型不純物を拡散してエミ、り領域８を形成する
。最後に、素子の表面ｔ−覆う絶縁膜９の一部を除去し
てコンタクト孔を設け、配線用の金属を被着させた彼に
配線パターン１ｏを形成する。

この構造では、抵抗Ｒ１，鵬は拡散ｆ！Ｒ域７Ｉ　によ
って形成さ扛、抵抗値は領域７ｒのパターン形成精度、
不純物濃度１表面からの深さ等のバラツキにより、設計
中心値より変動するが、１も□、鵬の変動要因は同じで
あるため、抵抗値の比１ｔ□／鵬は一足に構成できるた
め（例えば基本抵抗パターンのくり返しを使用する）（
２）式で与えらｎる出力電圧■、は抵抗値の変動の影Ｗ
を受けないようにすることができる。しかしながら、コ
レクタ抵抗値ｒは、エピタキシャル層の比抵抗、ペース
６と埋込み層２との距離、埋込層２の層抵抗、領域５の
比抵抗、エピタキシャル層の厚さなどのバラツキにより
変動する。コレクタ抵抗ｒの変動要因は。

拡散領域に形成さｎる抵抗Ｒ□・Ｒ８の変動要因とは独
立である。（４）式からＶ、−Ｖ、は（Ｒ１／鵬十ｒ／
　Ｒ１）の値によって変動するが前述した様にＲ□／　
Ｒｍはほぼ一定にすることができるため、ｒ／”ｓの値
による影響が変動の要因となる。すなわち、ｒが設計中
心より大きい方向に変動し、Ｒ８の値が設計中心より小
さい方向に変動した場合ｒ／Ｋｍは大きくなりＶ、−Ｖ
ｉが大きくなる。最悪の場合は５式が成立する状態にな
り、トランジスタの飽和を引き起こし、スイッチング速
度が遅くなる。

この様に、従来の構造には、製造工程のバラツキにより
ＩＣのスイッチング速度の低下が起こり易いという欠点
があった。

本発明の目的は、この上記の欠点を除きスイッチング速
度の歩留り向上が得ら扛る構造を有する半導体集積回路
装置ｔ−提供することである。

本発明の特徴は、電流切換形論理回路を含む半導体集積
回路装置において、この電流切換形論理回路のトランジ
スタに接続される抵抗が、このトランジスタのコレクタ
領域と＃１ぼ同一構造でおる半導体集積回路装置にある
０例えば、電流切換形論理回路を含む半導体集積回路装
置において、少なくとも２つ以上の抵抗についてその電
流通路がコレクタ抵抗の電流通路、すなわちエピタキシ
ャルコレクタ領域から埋込み層を経由して、コレクタ電
極までの通路と類似になるような構造にすることにより
、上記抵抗値の設計中心値からの変動の割合が、コレク
タ抵抗値の設計中心値からの変動の割合と同じになるこ
とを特徴とする半導体集積回路装置の構造である。

以下１本発明の実施例につ−て１図面を用すて説明する
。

第３−は１本発明の実施例の半導体集積回路装置のトラ
ンジスタと抵抗の部分のｗｒｒｆｉ図である。

まずＰ型半導体基板１０１上に、コレクタ抵抗を小さく
するための埋込層１０２およびエピタキシャル層の抵抗
を小さくするための埋込層１０２’をＮｕの不純物を拡
散して形成し、ついで半導体基板１０１上にコレクタ領
域１０３および抵抗領域１０３１となるＮ型のエピタキ
シャル層を成長する。

次に素子間の分離をするためにＰ型不純ｖＥを拡散し、
絶縁領域１０４を形成し、ついでコレクタ抵抗を小さく
するための領域１０５およびエピタキシャル抵抗を小さ
くするための領域１０５＃を、Ｎ聾の不純物を拡散して
形成する。次にＰ型不純物を拡散してベース領域１０６
を形成し、ついでＰ盤不純物を拡散してベース抵抗を小
さくするための領域１０７およびエピタキシャル抵抗を
大きくするための領域１０７ｍを形成し、ついでＮｆＪ
不純物を拡散して、エミッタ領域１０８およびエピタキ
シャル抵抗を小さくするための領域１０８′を形成する
。最後に素子の表面？：蝋う絶縁膜１０９の一部を除去
して、コンタクト孔を設は配線用の金属を被着させた後
に配線パターン１１０を形成する。この構造において扛
、抵抗１ｔ、、ＪＫ、は主としてエピタキシャル領域１
０３゛によって形成さｒｔ。

抵抗値を決定する要素は、コレクタ抵抗値を決定する要
素と＃１ぼ同じになる。すなわち、エピタキシャル層の
比抵抗、エピタキシャル抵抗を小さくする領域１０８’
　（この領域の深さはトランジスタのエミッタのそれと
全く同じでありベースのそｎと＃１ぼ同じ深さである）
と埋込層１０２’との距離。

埋込み層１０２’の層抵抗、領域１０５の比抵抗。

エピタキシャル層の厚さなどにより決定さｎる。

抵抗値の設計中心値からの変動は、コレクタ抵抗の抵抗
値の変動とほぼ同じ割合になる。ここで。

抵抗を決定する領域の平向上のディメンジョンを適当に
設計することにより。

ｋＬｌ　＝　ｍｒ　　　　　　　　　　　　　　　　（
６）１（、！＝ｎｒ　　　　　　　　　　　　　　　　
（７）とする。（６）　、　（７）式においてｍ　ｖ　
ｎは任意の定数である。（６）　、　（７）式により（
２）ｔ（３）式は。

Ｖｏ＝ｍ／ｎ’（■ｌＨ’ＢＢＯＮ−Ｖｃｃｍ）　　　
　（８）ＶＡ　＝（ｍ＋わ／ｎ・（ＶＢＥ　　’ｇｍｏ
Ｎ−Ｖｃａｎ）　　　　　（９）となる。（８）式より
出力電圧ｖ０　は抵抗の値によらず一定でるることを示
している（従来の構造でも同じ）＠（９）式より人カド
２ンジスタのベース・コレクタ間の電位ＶＡ−Ｖ、は。

ＶＡ−Ｖｉ＝（ｍ＋１）／ｎ°（ＶＢｇ　’ＢＥＯＮ−
ＶＣＣＢ）−Ｖｉ　　　（１０） で与えらｎる。（ｌＯ）式ＨＶ、−Ｖｉがコレクタ抵抗
ｒおよび抵抗値Ｒ３に無関係（従来の構造では関係があ
った）であり、はぼ一定であることを示している。これ
はＩＣの製造上の多少のバラツキがあってもトランジス
タが飽和状態になる事が無いことを意味している。この
様に、ＵＭＬ回路の抵抗値の設計中心値からの変動の割
合が、トランジスタのコレクタ抵抗値の設計中心値から
の変動の割合と同じになる構造にすることにより、トラ
ンジスタの飽和が防止でき、ＶＡ和によるスイッチング
スピードの低下を防ぐことができる。

したがって１本発明の構造によれば、ＩＣのスイッチン
グスピードの低下が減少し１歩留り向上を得ることがで
きる。

【図面の簡単な説明】

第１図はＣＭＬ回路の基本ゲートの回路図、第２図は従
来のｌＣの構造の部分Ｗｒ面図、第３園は本発明実施例
によるＩＣの構造の部分断面図である。 同５図において、１＊１０１・−・・・・Ｐ型半導体基
板、２ｗ１０２−”・・−・コレクタ抵抗を小さくする
ためのＮ型埋込み層、１０２’・旧・・エピタキシャル
抵抗を小さくするためのＮ型埋込み層、３，１０３・・
・・・・コレクタ領域となるＮｑエピタキシャル層。 １０３　’−・・・・・抵抗領域となるＮ型エピタキシ
ャル層。 ４ｙｌ’０４・・・・・・素子の絶縁を行うＰ型絶縁領
域、５ｔ１０５”・・・・コレクタ抵抗を小さくするた
めのＮ屋領域、ｉｏｓ’−−−−−−エピタキシャル抵
抗を小さくするためのＮ型領域ｂ　６　ｖ　ｌ　０６・
・・・・・ペース領域となるＰ属領域％７，１０７−・
・・・・ペース抵抗を小さくするためのＰ型領域、７＃
・・・・・・抵抗領域となるＰ型領域、１０７’・・・
・・・エピタキシャル抵抗を大きくするためのＰ属領域
ｂ８ｅ１０８””・・・エミッタ領域となるＮｕ領領域
１０８’・・・・・・エピタキシャル抵抗を小さくする
ためのＮｕ領領域９，１０９・・・・−・表内絶縁膜、
１０，１１０・・・・−・配線パターン。 へ・・・・−、Ｎ戯半導体　Ｎ十＋＋−・高練度Ｎ屋半
尋体。 Ｐ・・−・−・Ｐ型半導体、Ｐ＋・・・・・・高濃度Ｐ
型半導体。 ＶＥｔｃ−”・・・・定電圧主電源、■、・−・・・・
定電圧リファレンス電源ｓ　■ＣＣＢ　・・・・・一定
電圧電源、Ｖｉ　　・・団・大刀電圧、■。ｔ■。・・
・・・・出力電圧％Ｒ□、凡、・・・−・抵抗Ｉ−・・
・−電ｍ、ｖ□ＯＮ・・・・−・トランジスタのベース
エミッタ編方向ＯＮ電位降下、ｒ・・・・・・トランジ
スタのコレクタ抵抗、■ム・・・・・・入力トランジス
タのコレクタ電位、である。

Claims (1)

【特許請求の範囲】
1. 電流切侠形−理回路を含む半導体集積回路装置において
   、該電流切換形論理回路のトランジスタに接続される抵
   抗が、咳トランジスタのコレクタ領域とはぼ同一構造で
   あることを特徴とする半導体集積回路装置。