JPS5910255A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5910255A JPS5910255A JP57119556A JP11955682A JPS5910255A JP S5910255 A JPS5910255 A JP S5910255A JP 57119556 A JP57119556 A JP 57119556A JP 11955682 A JP11955682 A JP 11955682A JP S5910255 A JPS5910255 A JP S5910255A
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- Japan
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- semiconductor
- resistors
- constant voltage
- resistive
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、集積回路における特に抵抗回路部を改良し
た半導体装置に関する。
た半導体装置に関する。
半導体集積回路にあっては、トランジスタ等の各種半導
体素子と共に、この半導体相互を接続しあるいは電圧を
供給する抵抗回路等が同一半導体基板（二対して形成さ
れるもので、特に抵抗部分は、半導体サブストレートに
形成される抵抗島内に形成される。例えば、Ｐ＋型のサ
ブストレートに対してＮ−型の抵抗島を形成し、＋ この抵抗島内に細片状にしてＰ 型による抵抗を形成す
る。
体素子と共に、この半導体相互を接続しあるいは電圧を
供給する抵抗回路等が同一半導体基板（二対して形成さ
れるもので、特に抵抗部分は、半導体サブストレートに
形成される抵抗島内に形成される。例えば、Ｐ＋型のサ
ブストレートに対してＮ−型の抵抗島を形成し、＋ この抵抗島内に細片状にしてＰ 型による抵抗を形成す
る。
この場合、抵抗島内≦二は適宜複数個の抵抗が形成され
るもので、その抵抗相互の干渉をさけるために、抵抗島
の電位は常に全ての抵抗以上に設定する必要がある。ｆ
なわち、抵抗島を構成するＮ型半導体は、この集積回路
の電源Ｃ二対しく接続されるよう１ニジている。
るもので、その抵抗相互の干渉をさけるために、抵抗島
の電位は常に全ての抵抗以上に設定する必要がある。ｆ
なわち、抵抗島を構成するＮ型半導体は、この集積回路
の電源Ｃ二対しく接続されるよう１ニジている。
しかし、抵抗島Ｃ：接続される電源の電圧が変動すると
、抵抗島と抵抗とのＰＮ逆バイアスが変化し、それ１＝
伴なって抵抗周囲の空乏層の厚さが変化するようになり
、このため各抵抗の抵抗値が電源電圧特性を有するよう
になる。したがって、例えばバンドギャップ定電圧源等
の抵抗の精度が要求される回路を、このような半導体集
積回路で構成することは問題を有するものであり、ＰＮ
逆バイアスによる抵抗変化を無くすようにすることが要
求される。
、抵抗島と抵抗とのＰＮ逆バイアスが変化し、それ１＝
伴なって抵抗周囲の空乏層の厚さが変化するようになり
、このため各抵抗の抵抗値が電源電圧特性を有するよう
になる。したがって、例えばバンドギャップ定電圧源等
の抵抗の精度が要求される回路を、このような半導体集
積回路で構成することは問題を有するものであり、ＰＮ
逆バイアスによる抵抗変化を無くすようにすることが要
求される。
この発明は上記のような点に鑑みなされたもので、抵抗
島内１：おいて常に安定した抵抗値が設定される抵抗を
形成するようにして、特Ｃ二抵抗値の安定性を要求され
る集積回路に対して効果的に使用し得るようにする半導
体装置を提供しようとＴるものである。
島内１：おいて常に安定した抵抗値が設定される抵抗を
形成するようにして、特Ｃ二抵抗値の安定性を要求され
る集積回路に対して効果的に使用し得るようにする半導
体装置を提供しようとＴるものである。
すなわち、この発明に係る半導体装置は、半導体サブス
トレートに形成される抵抗島内に抵抗を形成すると共に
、上記サブストレート（二対して同時（二形成される他
の半導体回路素子部の内部定電圧源を上記抵抗島（二接
続するようにしたものである。
トレートに形成される抵抗島内に抵抗を形成すると共に
、上記サブストレート（二対して同時（二形成される他
の半導体回路素子部の内部定電圧源を上記抵抗島（二接
続するようにしたものである。
以下図面を参照してこの発明の一実施例を説明下る。′
第１図は特に抵抗構成部分を取り出し＋ て示したもので、１１はＰ 型半導体でなるサブストレ
ートであり、集積回路の最低′電位に設定される。この
サブストレート１１には、Ｎ型のエピタキシャル層によ
り、集積回路の抵抗島１２′？ｊし成し、この（比抗島
１２の下面部のす十 ダストレート１ノとの境界部には、Ｎ 埋込み＠１３が
形成されている。そして、エピタキシャル層でなる抵抗
島１２には、ｌ゛ 型半導体により適宜複数の抵抗１４
ｅ、１４ｂ・・・を形成するものであり、またこの抵抗
島１２には Ｎ ＋半導体（二よる端子部１５が形成さ
れている。この端子部１５は抵抗島１２に対して最高電
位を与えるもので、このサブストレート１１に形成され
る図示されていない集積回路の半總素子部の内部電圧源
を接続する。１６は空乏層であり、抵抗島１２と抵抗１
４８．１４ｂ・・・の逆バイアスによって生ずるもので
あり、端子部１５から与えられる最高電位を定電圧化す
ることにより、そのＰＮ逆バイアスはほは一定となり、
空乏層１６の広がり、すなわち厚さが一定となる。
第１図は特に抵抗構成部分を取り出し＋ て示したもので、１１はＰ 型半導体でなるサブストレ
ートであり、集積回路の最低′電位に設定される。この
サブストレート１１には、Ｎ型のエピタキシャル層によ
り、集積回路の抵抗島１２′？ｊし成し、この（比抗島
１２の下面部のす十 ダストレート１ノとの境界部には、Ｎ 埋込み＠１３が
形成されている。そして、エピタキシャル層でなる抵抗
島１２には、ｌ゛ 型半導体により適宜複数の抵抗１４
ｅ、１４ｂ・・・を形成するものであり、またこの抵抗
島１２には Ｎ ＋半導体（二よる端子部１５が形成さ
れている。この端子部１５は抵抗島１２に対して最高電
位を与えるもので、このサブストレート１１に形成され
る図示されていない集積回路の半總素子部の内部電圧源
を接続する。１６は空乏層であり、抵抗島１２と抵抗１
４８．１４ｂ・・・の逆バイアスによって生ずるもので
あり、端子部１５から与えられる最高電位を定電圧化す
ることにより、そのＰＮ逆バイアスはほは一定となり、
空乏層１６の広がり、すなわち厚さが一定となる。
第２図は、このような半導体集積回路装置で構成される
定電圧源（バンドギャップ定電圧源）の回路例を示した
もので、トランジスタＴ１〜Ｔ３および抵抗Ｒ１〜Ｒ３
で構成され、定電圧■ＲＥＦを得る回路である３゜ この回路において、抵抗Ｒ１〜Ｉｔ Ｊは第３図に示す
よう（二同−の抵抗島１２内シニ第１図で示したように
形成するもので、ザブストレート１）の抵抗島１２とは
異なる部分にトランジスタＴ１〜１゛３が構成される。
定電圧源（バンドギャップ定電圧源）の回路例を示した
もので、トランジスタＴ１〜Ｔ３および抵抗Ｒ１〜Ｒ３
で構成され、定電圧■ＲＥＦを得る回路である３゜ この回路において、抵抗Ｒ１〜Ｉｔ Ｊは第３図に示す
よう（二同−の抵抗島１２内シニ第１図で示したように
形成するもので、ザブストレート１）の抵抗島１２とは
異なる部分にトランジスタＴ１〜１゛３が構成される。
そして、第３図に鎖線で示すように抵抗Ｒ１〜Ｒ３およ
びトランジスタ゛１゛１〜１゛３に配線を施すことによ
って、第２図の回路が構成されるものであり、定電圧源
Ｖ ＲＥＦが抵抗島１２の端子部１５に接続されるよう
になる。
びトランジスタ゛１゛１〜１゛３に配線を施すことによ
って、第２図の回路が構成されるものであり、定電圧源
Ｖ ＲＥＦが抵抗島１２の端子部１５に接続されるよう
になる。
ここで、ず電圧ＶＲＥＦは次式で表現される。
すなわち、上記のように構成すれは、抵抗１４ｄ、１４
ｂ・・・の形成される抵抗島１２に対して、集積回路部
の内部定電圧源が接続されるものであるため、抵抗島１
２内のＰＮ逆バイアスは一定となり、したがって空乏層
１６の厚さは一定５二保たれるものである。このため、
抵抗１４ｄ、１４ｂ・・・部（二おける抵抗値は、電諒
電圧特性を有するものではなく、安定して高精度（二保
たれるもので、特に抵抗の精度の要求されるバンドギャ
ップ定電圧源等の回路に適用して、その効果は著るしい
ものである。
ｂ・・・の形成される抵抗島１２に対して、集積回路部
の内部定電圧源が接続されるものであるため、抵抗島１
２内のＰＮ逆バイアスは一定となり、したがって空乏層
１６の厚さは一定５二保たれるものである。このため、
抵抗１４ｄ、１４ｂ・・・部（二おける抵抗値は、電諒
電圧特性を有するものではなく、安定して高精度（二保
たれるもので、特に抵抗の精度の要求されるバンドギャ
ップ定電圧源等の回路に適用して、その効果は著るしい
ものである。
第１図はこの発明の一実施例に係る半導体装置η・説明
する構成図、第２図は半導体集積巨１路の例を示す１０
１路図、第３図は上記回路に対応する半導体装置の配置
構成図である。 １１・・・サブストレート、１２・・・抵抗島（エピタ
キシャル層）、１４ａ、１４ｂ＋・・・ ・・・抵抗、
１５・・・端子部、１６・・・空乏層。
する構成図、第２図は半導体集積巨１路の例を示す１０
１路図、第３図は上記回路に対応する半導体装置の配置
構成図である。 １１・・・サブストレート、１２・・・抵抗島（エピタ
キシャル層）、１４ａ、１４ｂ＋・・・ ・・・抵抗、
１５・・・端子部、１６・・・空乏層。
Claims (1)
- 半導体サブストレートに他の半導体回路素子と共に抵抗
島を形成し、この抵抗島内には抵抗およびこの抵抗島に
電位を与える端子部を形成してなり、この端子部には上
記半導体回路素子の内部定′龜圧源な接続するようにし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119556A JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119556A JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910255A true JPS5910255A (ja) | 1984-01-19 |
| JPH0328829B2 JPH0328829B2 (ja) | 1991-04-22 |
Family
ID=14764234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119556A Granted JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661332A (en) * | 1994-01-27 | 1997-08-26 | Nippondenso Co., Ltd. | Semiconductor diffused resistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491740A (en) * | 1977-12-28 | 1979-07-20 | Nippon Precision Circuits | Semiconductor apparatus and method of producing same |
| JPS54118077U (ja) * | 1978-02-07 | 1979-08-18 |
-
1982
- 1982-07-09 JP JP57119556A patent/JPS5910255A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491740A (en) * | 1977-12-28 | 1979-07-20 | Nippon Precision Circuits | Semiconductor apparatus and method of producing same |
| JPS54118077U (ja) * | 1978-02-07 | 1979-08-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661332A (en) * | 1994-01-27 | 1997-08-26 | Nippondenso Co., Ltd. | Semiconductor diffused resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328829B2 (ja) | 1991-04-22 |
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