JPH01232742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01232742A JPH01232742A JP63058851A JP5885188A JPH01232742A JP H01232742 A JPH01232742 A JP H01232742A JP 63058851 A JP63058851 A JP 63058851A JP 5885188 A JP5885188 A JP 5885188A JP H01232742 A JPH01232742 A JP H01232742A
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- JP
- Japan
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- emitter
- gate
- transistor
- collector
- power supply
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- Pending
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- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ＥＣＬゲートアレイの出力トランジスタ構造
に関し、 ゲート使用率を変更しても出力レベルが変動しないよう
な構造を提供することを諌題とし、エミッタが共通に接
続され九第１及び第２のトランジスタからなる差動回路
部と、前記トランジスタのコレクタに接続されたベース
を有する出力トランジスタからなるゲート回路が複数個
配設されてなるＥＣＬゲートアレイにおいて、前記出力
トランジスタの工電ツタは複数個のエミッタ領域に分割
され、前記ＥＣＬゲートアレイのゲート使用率が高くな
るにしたがい前記エミッタ領域同士を接続してゆくこと
によりエミッタ面積を大きくしてリード配線に寄生する
抵抗による電圧降下を補正し、前記出力端子の出力レベ
ルの変動を抑えることを特徴とする。
に関し、 ゲート使用率を変更しても出力レベルが変動しないよう
な構造を提供することを諌題とし、エミッタが共通に接
続され九第１及び第２のトランジスタからなる差動回路
部と、前記トランジスタのコレクタに接続されたベース
を有する出力トランジスタからなるゲート回路が複数個
配設されてなるＥＣＬゲートアレイにおいて、前記出力
トランジスタの工電ツタは複数個のエミッタ領域に分割
され、前記ＥＣＬゲートアレイのゲート使用率が高くな
るにしたがい前記エミッタ領域同士を接続してゆくこと
によりエミッタ面積を大きくしてリード配線に寄生する
抵抗による電圧降下を補正し、前記出力端子の出力レベ
ルの変動を抑えることを特徴とする。
本発明は半導体装置、特にゲート規模が大きいＥＣＬ（
Ｅｍｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）ゲ
ートアレイの出力トランジスタ得造に関する。
Ｅｍｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）ゲ
ートアレイの出力トランジスタ得造に関する。
ＥＣＬゲートアレイは、半導体チップ上にあらかじめ形
成されている多数のＥＣＬゲート回路に対し、要求され
る仕様にしたがって、これら、ＥＣＬゲート回路同士を
適当に配線することによって短期間で半導体素子を完成
することができるため近年さかんに開発されている。
成されている多数のＥＣＬゲート回路に対し、要求され
る仕様にしたがって、これら、ＥＣＬゲート回路同士を
適当に配線することによって短期間で半導体素子を完成
することができるため近年さかんに開発されている。
第３図は、ゲートアレイに形成されている多数のＥＣＬ
回路のうちの１つを取り出し、その等価回路を示したも
のでおる。第３図に示すようにＥＣＬゲート回路は、入
力端子３２に接続されたベースと抵抗Ｒ１を介して第１
の電源電圧ＶＣＣに接続されたコレクタと定を流源３１
を介して第２の電源電圧ＶＩｌに接続されたエミッタと
を有する第１のトランジスタＱＩＮ基単電圧端子３４に
接続されたベースと抵抗Ｒ１を介して第１の電源電圧Ｖ
ｃｃに接続されたコレクタと前記第１のトランジスタＱ
、のエミッタに接続されたエミッタを有する第２のトラ
ンジスタＱ１％及び前記第２のトランジスタＱ、のコレ
クタに接続されたベースと第１の電源電圧ＶＣＣに接続
されたコレクタと出力端子３３及び抵抗Ｒ３を介して第
２の電源電圧Ｖ、に接続されたエミッタを有する出力ト
ランジスタＱ。ｔＩ？よシ購成されている。
回路のうちの１つを取り出し、その等価回路を示したも
のでおる。第３図に示すようにＥＣＬゲート回路は、入
力端子３２に接続されたベースと抵抗Ｒ１を介して第１
の電源電圧ＶＣＣに接続されたコレクタと定を流源３１
を介して第２の電源電圧ＶＩｌに接続されたエミッタと
を有する第１のトランジスタＱＩＮ基単電圧端子３４に
接続されたベースと抵抗Ｒ１を介して第１の電源電圧Ｖ
ｃｃに接続されたコレクタと前記第１のトランジスタＱ
、のエミッタに接続されたエミッタを有する第２のトラ
ンジスタＱ１％及び前記第２のトランジスタＱ、のコレ
クタに接続されたベースと第１の電源電圧ＶＣＣに接続
されたコレクタと出力端子３３及び抵抗Ｒ３を介して第
２の電源電圧Ｖ、に接続されたエミッタを有する出力ト
ランジスタＱ。ｔＩ？よシ購成されている。
そして、入力端子３２に基準電圧より低いローレベルの
信号が印加された場合には、トランジスタＱ、がオンし
、出力端子３３にはローレベルの信号が出力され、逆に
基準電圧より高いハイレベルの信号が入力端子３２に印
加された場合には、トランジスタＱ、がオンし、出力端
子３３にはハイレベルの信号が出力される。
信号が印加された場合には、トランジスタＱ、がオンし
、出力端子３３にはローレベルの信号が出力され、逆に
基準電圧より高いハイレベルの信号が入力端子３２に印
加された場合には、トランジスタＱ、がオンし、出力端
子３３にはハイレベルの信号が出力される。
〔発明が解決しようとする＆１ｆｆｌ）上記のようなＥ
ＣＬゲート回路において、電源電圧Ｖｃｃと前記ＥＣＬ
ゲート回路とは外部リード及びボンディングワイヤー等
を通じて接続されている。
ＣＬゲート回路において、電源電圧Ｖｃｃと前記ＥＣＬ
ゲート回路とは外部リード及びボンディングワイヤー等
を通じて接続されている。
このため、電源電圧ＶｃｃとＥＣＬゲート回路の間には
前記リード・ワイヤー及び配線による寄生抵抗Ｒ７が存
在する。また、電源電圧Ｖｃｃから前記寄生抵抗Ｒ２を
通りＥＣＬゲートアレイに供給される電流エアは、ゲー
トの使用率に比例して大きくなる。従って、寄生抵抗に
おける電圧降下Ｉ、−Ｒ，は、ゲートの使用率に応じて
変動する。殊にゲート規模の大きなＥＣＬゲートアレイ
はど、前記電圧降下ＩＰ−もの変動量は大きくなる。
前記リード・ワイヤー及び配線による寄生抵抗Ｒ７が存
在する。また、電源電圧Ｖｃｃから前記寄生抵抗Ｒ２を
通りＥＣＬゲートアレイに供給される電流エアは、ゲー
トの使用率に比例して大きくなる。従って、寄生抵抗に
おける電圧降下Ｉ、−Ｒ，は、ゲートの使用率に応じて
変動する。殊にゲート規模の大きなＥＣＬゲートアレイ
はど、前記電圧降下ＩＰ−もの変動量は大きくなる。
ところで、第３図に示すＥＣＬゲート回路において入力
信号がローレベルの時の出力レベルＶ。Ｕ、は、ＶｏＬ
、Ｔ＝Ｖｃｃ−（Ｔ、−４＋ｉ−ｉ’ｔ、＋ｖ□） −
−＝０であられされ、通常Ｖｃｃ＝ＯＶであるのでＶｏ
ｕ？＝ＣＩＦ ・ＦＬｐ ＋ Ｉ ４１ ＋Ｖｅｘ ）
＝”ＯＬ □＝■となる。また、入力信号がハイレベ
ルの時、電流は、Ｖｃｃ −４ｐ Ｒ＋ −Ｑ ＋→Ｖ
、の経路で流れるのでＩ＝０であり、出力レベル■。Ｕ
、は、はぼＶ５ＵＴ＝ （５＊ｕ、＋ｖ、、 ＋＝＝
ｖ。、 −−−■である。
信号がローレベルの時の出力レベルＶ。Ｕ、は、ＶｏＬ
、Ｔ＝Ｖｃｃ−（Ｔ、−４＋ｉ−ｉ’ｔ、＋ｖ□） −
−＝０であられされ、通常Ｖｃｃ＝ＯＶであるのでＶｏ
ｕ？＝ＣＩＦ ・ＦＬｐ ＋ Ｉ ４１ ＋Ｖｅｘ ）
＝”ＯＬ □＝■となる。また、入力信号がハイレベ
ルの時、電流は、Ｖｃｃ −４ｐ Ｒ＋ −Ｑ ＋→Ｖ
、の経路で流れるのでＩ＝０であり、出力レベル■。Ｕ
、は、はぼＶ５ＵＴ＝ （５＊ｕ、＋ｖ、、 ＋＝＝
ｖ。、 −−−■である。
前述のように寄生抵抗Ｒ２における電圧降下は、ゲート
の使用率によυ変動するので、出力レベルもゲートの使
用率によシ変動してしまう。また、この変動量はゲート
規模が大きいゲートアレイはど大きくなる。
の使用率によυ変動するので、出力レベルもゲートの使
用率によシ変動してしまう。また、この変動量はゲート
規模が大きいゲートアレイはど大きくなる。
例えば、出力レベルの規格がＶ。）Ｉ＝−０，７４乃至
−０，９０Ｖ、ＶＯＬ＝−１，６２乃至−１，９５Ｖ
ｆあルトし、それぞれの中央値、すなわち■。□＝−０
，８２Ｖ。
−０，９０Ｖ、ＶＯＬ＝−１，６２乃至−１，９５Ｖ
ｆあルトし、それぞれの中央値、すなわち■。□＝−０
，８２Ｖ。
Ｖｏｚ＝−１，７’ＪＶをあるゲート使用率における出
力レベルとして設定したとする。ゲート使用率が一定で
あれば、出力レベルは規格に対しそれぞれｖ。、 ｏ場
合ｏ、ｏｓｖ、ｖｏＬ（７）場合’０．１７Ｖｏ余裕を
持っていることに危るが、ゲート使用率を変更してそれ
にしたがって１．・Ｒ１が０．０５Ｖ変動したとすると
、出力レベルの規格に対する余裕はそれぞれＶｏｕノ場
合０．０３ｖ、ＶｏＬＯ４合０．１２ＶＫ縮１ツテしま
う。このように規格に対する余裕が小さい場合に、外部
からノイズ等が侵入すると、出力レベルは規格から外れ
、ゲート・アレイが誤動作する原因となってしｌう〇 本発明は、ＥＣＬゲートアレイにおいて、ゲート使用率
を変更しても出力レベルが変動しないような構造を提供
することをｆＩＡｍとする。
力レベルとして設定したとする。ゲート使用率が一定で
あれば、出力レベルは規格に対しそれぞれｖ。、 ｏ場
合ｏ、ｏｓｖ、ｖｏＬ（７）場合’０．１７Ｖｏ余裕を
持っていることに危るが、ゲート使用率を変更してそれ
にしたがって１．・Ｒ１が０．０５Ｖ変動したとすると
、出力レベルの規格に対する余裕はそれぞれＶｏｕノ場
合０．０３ｖ、ＶｏＬＯ４合０．１２ＶＫ縮１ツテしま
う。このように規格に対する余裕が小さい場合に、外部
からノイズ等が侵入すると、出力レベルは規格から外れ
、ゲート・アレイが誤動作する原因となってしｌう〇 本発明は、ＥＣＬゲートアレイにおいて、ゲート使用率
を変更しても出力レベルが変動しないような構造を提供
することをｆＩＡｍとする。
上記問題点は、ゲートの使用率によって寄生抵抗Ｒ，に
おける電圧降下Ｉ、−Ｒ，が変動するのが原因である。
おける電圧降下Ｉ、−Ｒ，が変動するのが原因である。
そこで本発明は、ゲートの使用率を変更する時、前記電
圧降下Ｉ、・Ｒ２の変動を相殺するように出力トランジ
スタＱ。０？のエミッタ面積を変え、■１．を変化させ
ることにより上記問題点を解決した。
圧降下Ｉ、・Ｒ２の変動を相殺するように出力トランジ
スタＱ。０？のエミッタ面積を変え、■１．を変化させ
ることにより上記問題点を解決した。
すなわち本発明は、エミッタが共通に接続された第１及
び第２のトランジスタからなる並動回路部ト、前記トラ
ンジスタのコレクタに接続されたベースを有する出力ト
ランジスタからなるゲート回路が（Ｉ数個配設されてな
るＥＣＬゲートアレイにおいて、前記出力トランジスタ
のエミッタは複数個の工きツタ領域に分割され、前記Ｅ
ＣＬゲートアレイのゲート使用率が高くなるにしたがい
前記エミッタ領域同士を接続してゆくことにょシェミッ
タ面積を大きくしてリード・配線・ワイヤーに存在する
寄生抵抗による電圧降下を補正し、前記出力端子の出力
レベルの変動を抑えることを特徴とする。
び第２のトランジスタからなる並動回路部ト、前記トラ
ンジスタのコレクタに接続されたベースを有する出力ト
ランジスタからなるゲート回路が（Ｉ数個配設されてな
るＥＣＬゲートアレイにおいて、前記出力トランジスタ
のエミッタは複数個の工きツタ領域に分割され、前記Ｅ
ＣＬゲートアレイのゲート使用率が高くなるにしたがい
前記エミッタ領域同士を接続してゆくことにょシェミッ
タ面積を大きくしてリード・配線・ワイヤーに存在する
寄生抵抗による電圧降下を補正し、前記出力端子の出力
レベルの変動を抑えることを特徴とする。
上記のように、ＥＣＬゲート回路の出力レベルは、
Ｖｏｕ、＝−（Ｉｐ争 Ｒｔ＋Ｉ −Ｒｔ ＋Ｖｌｌ
） ＝ ・・■で表わされる。本発明によれば、ゲ
ートの使用率が高く、したがって寄生械抗における電圧
降下Ｉ、−Ｒ，が大きくなる場合には出力トランジスタ
のエミッタ面積を大きく、すなわち■６１を小さくし、
ゲートの使用率が低く、したがって寄生抵抗における電
圧降下Ｉ、・Ｒ２が小さくなる場合には出力トランジス
タのエミッタ面積を小さく、すなわちｖ■を大きくする
ので、■、・Ｒ１とＶ□の変動分は互いに相殺し、ゲー
トの使用率の変更による出力端子の出力レベルの変動を
抑えることができる。
） ＝ ・・■で表わされる。本発明によれば、ゲ
ートの使用率が高く、したがって寄生械抗における電圧
降下Ｉ、−Ｒ，が大きくなる場合には出力トランジスタ
のエミッタ面積を大きく、すなわち■６１を小さくし、
ゲートの使用率が低く、したがって寄生抵抗における電
圧降下Ｉ、・Ｒ２が小さくなる場合には出力トランジス
タのエミッタ面積を小さく、すなわちｖ■を大きくする
ので、■、・Ｒ１とＶ□の変動分は互いに相殺し、ゲー
トの使用率の変更による出力端子の出力レベルの変動を
抑えることができる。
第１囚は本発明を説明する半導体装置の平面図及び断面
図を示しており、第１図（ａ）はＥＣＬゲート回路の出
力トランジスタの平面図、第１図（ｂ）は第１図（ａ）
のＡ−Ａ’断面図である。以下第１図を用いて本発明の
実施例について説明する。
図を示しており、第１図（ａ）はＥＣＬゲート回路の出
力トランジスタの平面図、第１図（ｂ）は第１図（ａ）
のＡ−Ａ’断面図である。以下第１図を用いて本発明の
実施例について説明する。
第１図に示すように出力トランジスタのエミッタは、ベ
ース層２２内に独立に複数個設けられている。
ース層２２内に独立に複数個設けられている。
この出力トランジスタは、第１図（ｂ）に示すようにま
ずＰ型基板２６の所定領域上に砒素等の不純物イオンを
注入したのちアニールを行ないＮ＋埋込み層２５を形成
する工程、前記Ｐ型基板２６上にＮ型のエピタキシャル
層２４を形成する工程、窒化シリコン膜（図示せず）を
マスクとして表面を熱酸化し絶縁層２８を形成する工程
、Ｎ型不純物を注入したのちアニールを行ない表面から
Ｎ埋込み層２５に至るコレクタコンタクト層２１ｔ−形
成する工程、表面所定領域にホウ素等の不純物イオンを
注入してベース層２２を形成する工程、前記ベース層内
に選択的にＮ型不純物を注入し、互いに独立した複数個
のエミツタ層２３を形成する工程、コレクタ電極・ベー
ス電極・エミッタ電極をそれぞれ形成する工程を経て製
造される。
ずＰ型基板２６の所定領域上に砒素等の不純物イオンを
注入したのちアニールを行ないＮ＋埋込み層２５を形成
する工程、前記Ｐ型基板２６上にＮ型のエピタキシャル
層２４を形成する工程、窒化シリコン膜（図示せず）を
マスクとして表面を熱酸化し絶縁層２８を形成する工程
、Ｎ型不純物を注入したのちアニールを行ない表面から
Ｎ埋込み層２５に至るコレクタコンタクト層２１ｔ−形
成する工程、表面所定領域にホウ素等の不純物イオンを
注入してベース層２２を形成する工程、前記ベース層内
に選択的にＮ型不純物を注入し、互いに独立した複数個
のエミツタ層２３を形成する工程、コレクタ電極・ベー
ス電極・エミッタ電極をそれぞれ形成する工程を経て製
造される。
上記製造工程のうち、コレクタ電極・ベース電極・エミ
ッタ電極及び配線を形成する際、ゲートの使用率により
出力レベルを補正するのに必要なエミッタ領域の数を決
定し、その決定した数のエミッタ領域を配線し、残りの
エミッタ領域は配線しない。例えば、ゲートの使用率が
高く寄生抵抗を流れる電源電流Ｉ、が大きい場合は、寄
生抵抗の電圧降下が大きいので、出力トランジスタのエ
ミッタ面積を大きく、すなわちエミッタ・ベース間電圧
ｖｌ１ｍを小さくするために、エミッタ領域Ｅ１・Ｒ２
・Ｒ３全てを配線・接続する。これにょシ、ゲートの使
用率が高くなったことによる出力レベルの変動を抑える
ことができる。逆に、ゲートの使用率が小さく寄生抵抗
を流れる電源電流工、が小さい場合は、寄生抵抗の電圧
降下が小さいので、１ｔ１７］トランジスタのエミッタ
面積を小さく、すなわち■１を大きくするために、エミ
ッタ領域Ｅ１・Ｅ２・Ｅ３のうちＥｌのみを配線し、Ｅ
２・Ｅ３は配線し危いようにすれば良い。
ッタ電極及び配線を形成する際、ゲートの使用率により
出力レベルを補正するのに必要なエミッタ領域の数を決
定し、その決定した数のエミッタ領域を配線し、残りの
エミッタ領域は配線しない。例えば、ゲートの使用率が
高く寄生抵抗を流れる電源電流Ｉ、が大きい場合は、寄
生抵抗の電圧降下が大きいので、出力トランジスタのエ
ミッタ面積を大きく、すなわちエミッタ・ベース間電圧
ｖｌ１ｍを小さくするために、エミッタ領域Ｅ１・Ｒ２
・Ｒ３全てを配線・接続する。これにょシ、ゲートの使
用率が高くなったことによる出力レベルの変動を抑える
ことができる。逆に、ゲートの使用率が小さく寄生抵抗
を流れる電源電流工、が小さい場合は、寄生抵抗の電圧
降下が小さいので、１ｔ１７］トランジスタのエミッタ
面積を小さく、すなわち■１を大きくするために、エミ
ッタ領域Ｅ１・Ｅ２・Ｅ３のうちＥｌのみを配線し、Ｅ
２・Ｅ３は配線し危いようにすれば良い。
第２図は、本発明の第２の実施例を示している。
この実施例において、エミッタ領域３はマトリックス状
に配置されている。第２図（ａ）は、ゲートの使用率が
低いとき、すなわちエミッタ面積を小さくシタトきのエ
ミッタ領域の配線状態を示す出力トランジスタの平面図
、第２図（ｂ）は、ゲートの使用率が高いとき、すなわ
ちエミッタ面積を大きくしたときのエミッタ領域の配線
状態を示す出力トランジスタの平面図を示している。こ
のほかエミッタ領域としてＥｌのみを用いる場合、Ｅｌ
、Ｅ２及びＥ３を用いる場合等が考えられる。また、第
２図（Ｃ）は第２図（ａ）に示す出力トランジスタのＢ
−ＥＶ断面図を示している。第１図（ｂ）と同様エミツ
タ層２３はベース層２２内に独立して複数個設けられて
いる。
に配置されている。第２図（ａ）は、ゲートの使用率が
低いとき、すなわちエミッタ面積を小さくシタトきのエ
ミッタ領域の配線状態を示す出力トランジスタの平面図
、第２図（ｂ）は、ゲートの使用率が高いとき、すなわ
ちエミッタ面積を大きくしたときのエミッタ領域の配線
状態を示す出力トランジスタの平面図を示している。こ
のほかエミッタ領域としてＥｌのみを用いる場合、Ｅｌ
、Ｅ２及びＥ３を用いる場合等が考えられる。また、第
２図（Ｃ）は第２図（ａ）に示す出力トランジスタのＢ
−ＥＶ断面図を示している。第１図（ｂ）と同様エミツ
タ層２３はベース層２２内に独立して複数個設けられて
いる。
このほか、エミッタ領域の配置方法は種々考えられるが
、いずれにしても、出力トランジスタのエミッタ領域が
独立して複数個配設され、ゲートの使用率によってエミ
ッタ領域の数を適宜選択・配線することができるもので
あればどのようなものでも良い。
、いずれにしても、出力トランジスタのエミッタ領域が
独立して複数個配設され、ゲートの使用率によってエミ
ッタ領域の数を適宜選択・配線することができるもので
あればどのようなものでも良い。
また、以上は、第３図に示すＥＣＬゲート回路の等価回
路図に基いて説明し丸ものであるが、このほか例えばト
ランジスタＱ、のコレクタと出力トランジスタＱ。Ｕ？
のベースとが接続され九ＮＯＴ回路の場合等にも本発明
を適用することができる。
路図に基いて説明し丸ものであるが、このほか例えばト
ランジスタＱ、のコレクタと出力トランジスタＱ。Ｕ？
のベースとが接続され九ＮＯＴ回路の場合等にも本発明
を適用することができる。
本発明によれば、ＥＣＬゲートアレイにおいてゲートの
使用率の変更による出力レベルの変動を出力トランジス
タのエミッタ面積を変えることで抑えることができる。
使用率の変更による出力レベルの変動を出力トランジス
タのエミッタ面積を変えることで抑えることができる。
従って、出力レベルの規格に対する余裕はいずれのゲー
ト使用率であっても一定値を保つことができ、誤動作の
少ないＥＣＬゲートアレイを提供することができる。
ト使用率であっても一定値を保つことができ、誤動作の
少ないＥＣＬゲートアレイを提供することができる。
尚、本発明は、リード等の外部セルに寄生する抵抗及び
配線等の内部セルに寄生する抵抗のどちらに対しても有
効であるが、前者の抵抗値は後者よりも通常大きいので
本発明は、外部セルに寄生する抵抗に対してより効果が
大きい。
配線等の内部セルに寄生する抵抗のどちらに対しても有
効であるが、前者の抵抗値は後者よりも通常大きいので
本発明は、外部セルに寄生する抵抗に対してより効果が
大きい。
第１図は、本発明を説明する半導体装置の平面図及び断
面図、 第２因は、本発明の第２の実施例を説明する半導体装置
の平面図及び断面図、 第３図は、ＥＣＬゲート回路の等価回路回をそれぞれ示
している。 また、１はコレクタ領域、２はベース領域、３はエミッ
タ領域、１１はコレクタ電極、１２はベース電極、１３
はエミッタ電極、２１はコレクタコンタクト層、２２は
ベース層、２３はエミツタ層、２４はエピタキシャル層
、２５はＮ＋埋込み層、２６はＰ型基板、２７・２８は
絶縁層、３１は定電流源、３２は入力端子、３３は出力
端子、３４は基準電圧端子、３５は他のＥＣＬゲートを
それぞれ示している。 寡発′−呂と立兄岨■ろ手耳ル翔置ｅルマ面図及び断面
図率 １ 図
面図、 第２因は、本発明の第２の実施例を説明する半導体装置
の平面図及び断面図、 第３図は、ＥＣＬゲート回路の等価回路回をそれぞれ示
している。 また、１はコレクタ領域、２はベース領域、３はエミッ
タ領域、１１はコレクタ電極、１２はベース電極、１３
はエミッタ電極、２１はコレクタコンタクト層、２２は
ベース層、２３はエミツタ層、２４はエピタキシャル層
、２５はＮ＋埋込み層、２６はＰ型基板、２７・２８は
絶縁層、３１は定電流源、３２は入力端子、３３は出力
端子、３４は基準電圧端子、３５は他のＥＣＬゲートを
それぞれ示している。 寡発′−呂と立兄岨■ろ手耳ル翔置ｅルマ面図及び断面
図率 １ 図
Claims (1)
- エミッタが共通に接続された第１及び第２のトランジ
スタから構成され、前記第１のトランジスタのコレクタ
は第１の電源電圧線に接続され、前記第２のトランジス
タのコレクタは第１の抵抗を介して前記第１の電源電圧
線に接続され、前記第１及び第２のトランジスタのエミ
ッタは定電流源を介して第２の電源電圧線に接続された
差動回路部と、前記第２のトランジスタのコレクタに接
続されたベースと前記第１の電源電圧線に接続されたコ
レクタと、出力端子に接続されたエミッタとを有する出
力トランジスタからなるゲート回路が複数個配設されて
なるＥＣＬゲートアレイにおいて、前記出力トランジス
タのエミッタは複数個のエミッタ領域に分割され、前記
ＥＣＬゲートアレイのゲート使用率が高くなるにしたが
い前記エミッタ領域同士を接続してゆくことによりエミ
ッタ面積を大きくして前記ゲートアレイに寄生する抵抗
による電圧降下を補正したことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058851A JPH01232742A (ja) | 1988-03-11 | 1988-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058851A JPH01232742A (ja) | 1988-03-11 | 1988-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01232742A true JPH01232742A (ja) | 1989-09-18 |
Family
ID=13096182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058851A Pending JPH01232742A (ja) | 1988-03-11 | 1988-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637910A (en) * | 1994-02-02 | 1997-06-10 | Rohm Co., Ltd. | Multi-emitter or a multi-base transistor |
| US5723897A (en) * | 1995-06-07 | 1998-03-03 | Vtc Inc. | Segmented emitter low noise transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420723A (en) * | 1987-07-15 | 1989-01-24 | Nec Corp | Semiconductor integrated circuit |
-
1988
- 1988-03-11 JP JP63058851A patent/JPH01232742A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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