JPS58123739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58123739A JPS58123739A JP57005704A JP570482A JPS58123739A JP S58123739 A JPS58123739 A JP S58123739A JP 57005704 A JP57005704 A JP 57005704A JP 570482 A JP570482 A JP 570482A JP S58123739 A JPS58123739 A JP S58123739A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置の製造方法に関し、特にステップの
激しい表面に対しても断硼を生ずることなく多層配ａｌ
ｔ行ない得る半導体装置の製造方法に関するものである
・ （２）従来技術と問題点 従来、半導体装置の製造における配−パターン形成では
基板に形成されているデバイスパター′ン全’ｆＥＫ層
間絶縁層を形成し死後、接続部（コンタクトホール形成
）を形成して、その上に配線パターンを形成していた。
激しい表面に対しても断硼を生ずることなく多層配ａｌ
ｔ行ない得る半導体装置の製造方法に関するものである
・ （２）従来技術と問題点 従来、半導体装置の製造における配−パターン形成では
基板に形成されているデバイスパター′ン全’ｆＥＫ層
間絶縁層を形成し死後、接続部（コンタクトホール形成
）を形成して、その上に配線パターンを形成していた。
この方法では層間絶縁層が必要であること、コンタクト
ホール形成が必要であること、段差部でｏｖｒｒ＠が考
えられることの８点の欠点がある。また、多層配置をす
る九めにはその都度、層間膜形成・コンタクトホール形
成。
ホール形成が必要であること、段差部でｏｖｒｒ＠が考
えられることの８点の欠点がある。また、多層配置をす
る九めにはその都度、層間膜形成・コンタクトホール形
成。
配線パターン形成を繰シ返し行わなければならないＯ
以上の問題点を解決する一案としては、特開昭４８−７
９９８Ｉでは高分子樹脂膜を基板の全面に塗布し、この
上で配置をパターンエングするという工程を繰返して多
層重■を形成したｖｋ−高分子樹脂膜を全て除去し、最
後にガラス膜を導体表面に付着する・特開昭１４−Ｉｌ
ｌ軸１号ではガラスは通常の気相成長法にて形成される
・一方、レジストを用いた二層配−の試みとしてｓ＠開
昭６４−１１５ＯＩＩ号では一層目しシストを厚く被覆
してめり１！を行ない金属ｔｔつくり、その上でリフト
オフ法によｐ配線を形成する方法が採用されている０ （３）発明の目的 本発明の目的は配線等のパターンを層間絶縁層を使わす
配線の交差部及び段差部にネガレジストを形成してコン
タクトホール形成の無いプ悶セスで接続■配線交差のパ
ターン形成を行ない％また配線パターンに断線を生じな
い歩留りの高い能事的なパターン形成方法を提供する。
９９８Ｉでは高分子樹脂膜を基板の全面に塗布し、この
上で配置をパターンエングするという工程を繰返して多
層重■を形成したｖｋ−高分子樹脂膜を全て除去し、最
後にガラス膜を導体表面に付着する・特開昭１４−Ｉｌ
ｌ軸１号ではガラスは通常の気相成長法にて形成される
・一方、レジストを用いた二層配−の試みとしてｓ＠開
昭６４−１１５ＯＩＩ号では一層目しシストを厚く被覆
してめり１！を行ない金属ｔｔつくり、その上でリフト
オフ法によｐ配線を形成する方法が採用されている０ （３）発明の目的 本発明の目的は配線等のパターンを層間絶縁層を使わす
配線の交差部及び段差部にネガレジストを形成してコン
タクトホール形成の無いプ悶セスで接続■配線交差のパ
ターン形成を行ない％また配線パターンに断線を生じな
い歩留りの高い能事的なパターン形成方法を提供する。
（４） 発明の構成
上記の目的は本実ＷＩｉ４ＶＣよれば、凹凸面を有する
半導体基板表面に、全体として該凹凸面を緩やかとする
形状にレジストを部分的に残し、次いで緩やかとした諌
レジストおよび半導体基板表面に配線導体を形成するこ
とを特徴とする半導体装置の製造方法とすることｋよシ
達成される◎本発明を概説すると１本発明は電子ビーム
露光においてネガ型しジス） （ＤＮＢ及び０Ｍ８等）
の露光描画レジストパターンが他のａ俸液等でも溶ける
ことが無く、ま九七のレジストパターンのエツジが比較
的ゆるやかな傾斜であることを利用し、このレジストパ
ターンを配ｌ交差のブリッジ形成用の土台として、ｉ九
基板に形成されている段差凹部の穴埋めとして用い、そ
の上にパターンを形成して断線の無％／％接続及びブリ
ッジ配＊′ｔ−形成するようｋしたものである。
半導体基板表面に、全体として該凹凸面を緩やかとする
形状にレジストを部分的に残し、次いで緩やかとした諌
レジストおよび半導体基板表面に配線導体を形成するこ
とを特徴とする半導体装置の製造方法とすることｋよシ
達成される◎本発明を概説すると１本発明は電子ビーム
露光においてネガ型しジス） （ＤＮＢ及び０Ｍ８等）
の露光描画レジストパターンが他のａ俸液等でも溶ける
ことが無く、ま九七のレジストパターンのエツジが比較
的ゆるやかな傾斜であることを利用し、このレジストパ
ターンを配ｌ交差のブリッジ形成用の土台として、ｉ九
基板に形成されている段差凹部の穴埋めとして用い、そ
の上にパターンを形成して断線の無％／％接続及びブリ
ッジ配＊′ｔ−形成するようｋしたものである。
＠ １１ａｌ 書（ｂ）は本発明の原理を示す断面図で
１図１（ａ）では半導体基板ＩＫ設けた下層導体８に対
し例えばネガ型電子ピームレジス） ｍｌ を被着り、
ＩＡ像する。このネガレジストパターン６は図１１ａ
）の様にゆるやかなエッジプ四７テイルであ夛、他の現
像液でも溶解されなく残るので断縁の無い配線パターン
鳴をフォトエツチングによって形成することができる◎
例えば電子ビームポジ型レジストパターンによりて配線
パターン会をリフトオフする。その時ネガ型レジスト８
を同時に剥離することができて、その後パッジページ曹
ン８１０，５’ｉ・：； ＯＶＤ決によって形成すると１層間絶縁層も同時に形成
することができる。
１図１（ａ）では半導体基板ＩＫ設けた下層導体８に対
し例えばネガ型電子ピームレジス） ｍｌ を被着り、
ＩＡ像する。このネガレジストパターン６は図１１ａ
）の様にゆるやかなエッジプ四７テイルであ夛、他の現
像液でも溶解されなく残るので断縁の無い配線パターン
鳴をフォトエツチングによって形成することができる◎
例えば電子ビームポジ型レジストパターンによりて配線
パターン会をリフトオフする。その時ネガ型レジスト８
を同時に剥離することができて、その後パッジページ曹
ン８１０，５’ｉ・：； ＯＶＤ決によって形成すると１層間絶縁層も同時に形成
することができる。
これはＯＶＤ ８１０．膜の成長がどの試料面に対して
４．はぼ同じ成長が成されるからであＬ図１の電、（層
間絶縁層の厚さ）は、パッジページ１２層の厚さｔｌの
ｓｇＩｔで可能であることを意味している。また、竜、
はネガレジスト８の厚さｋよって決めることができる。
４．はぼ同じ成長が成されるからであＬ図１の電、（層
間絶縁層の厚さ）は、パッジページ１２層の厚さｔｌの
ｓｇＩｔで可能であることを意味している。また、竜、
はネガレジスト８の厚さｋよって決めることができる。
通常ｔｌとｔ、は数千Ａであるが配線との容量を小さく
するためＫ１１ｔ＠をなるべく大きくシ穴い◎しかし、
′：Ｉンタタトホール形成が困−となりていた。
するためＫ１１ｔ＠をなるべく大きくシ穴い◎しかし、
′：Ｉンタタトホール形成が困−となりていた。
本発明でハ意１（パッジページ璽ンｓ＋ｏｌ（６ｏ１［
厚）を１ｏｏｏムとすると１．をｔ７ｗ、程度にするこ
とが可能である〇 次に１層間接続を形成する部分では、ｗＪｌのデバイス
パターンＳのエツジ部だけにネガレジストＳを残せば良
く、断−も紡ぐむとかで暑る。また基板自体の段差（図
８（−Ｋかける点１ｌＷ）の所での断−を防ぐのも同様
に下段側にネガレジス）１を形成すれば良いことがわか
る。図Ｉにおいてもう一つ特徴的な点は、基板ｌと配−
パターン会が接触している面６が存在している仁とであ
る。しかし一般の半導体装置には素子の動作層を分離す
る几めに基板面には８１０−の絶縁層画かあＩｌ！触面
６を作ってもかまわない所が多くある。
厚）を１ｏｏｏムとすると１．をｔ７ｗ、程度にするこ
とが可能である〇 次に１層間接続を形成する部分では、ｗＪｌのデバイス
パターンＳのエツジ部だけにネガレジストＳを残せば良
く、断−も紡ぐむとかで暑る。また基板自体の段差（図
８（−Ｋかける点１ｌＷ）の所での断−を防ぐのも同様
に下段側にネガレジス）１を形成すれば良いことがわか
る。図Ｉにおいてもう一つ特徴的な点は、基板ｌと配−
パターン会が接触している面６が存在している仁とであ
る。しかし一般の半導体装置には素子の動作層を分離す
る几めに基板面には８１０−の絶縁層画かあＩｌ！触面
６を作ってもかまわない所が多くある。
以上のように本発明の方法による配線パターン形成では
眉間絶縁層形成及びコンタクトホール形成を不要として
、断＠ｙ無く、配線間の容量を従来の−にすることがで
きる・ （５） 発明の実施例 図３を参照して以上のプロ七スを段階的に説明しよう◎
図ｆｉｂ）ではネガレジストパターン８を配線パターフ
番が形成されて断層が考えられる所及び配線パターンを
交差させる所に形成する・これｋよりて基板面はなめら
かになる・ａｍｓｔｂｌではポジＪＩＫよる配線レジス
トパターン丁を形成して配線材（電極材）を形成する０
そして図５（ｃＪでリフトオフするとポジ、ネガレジス
トが剥離され。
眉間絶縁層形成及びコンタクトホール形成を不要として
、断＠ｙ無く、配線間の容量を従来の−にすることがで
きる・ （５） 発明の実施例 図３を参照して以上のプロ七スを段階的に説明しよう◎
図ｆｉｂ）ではネガレジストパターン８を配線パターフ
番が形成されて断層が考えられる所及び配線パターンを
交差させる所に形成する・これｋよりて基板面はなめら
かになる・ａｍｓｔｂｌではポジＪＩＫよる配線レジス
トパターン丁を形成して配線材（電極材）を形成する０
そして図５（ｃＪでリフトオフするとポジ、ネガレジス
トが剥離され。
交差部には配線のブリッジＳが、ｔた段差近傍には９の
よう表ブリッジが形成される。そこで１図ｓ（＃でパッ
ジベージ冒ン８ｉ０．膜暴を０ＶＤｉで形成するとブリ
ッジ８＊９にも８１０−形成され、埋められる◎基板糖
配Ｉパターン番の接触ｆｆ１ｌｉは接触がゆるされる所
であ〕、そうでない面１Ｇはプリッジさせれば良い。こ
うしたブリッジ及び接触面を決めるのは電子ビームにて
描画されたネガレジストパターンによる。図３はその状
態を示している。（−は上面図％（ｌは断面図である。
よう表ブリッジが形成される。そこで１図ｓ（＃でパッ
ジベージ冒ン８ｉ０．膜暴を０ＶＤｉで形成するとブリ
ッジ８＊９にも８１０−形成され、埋められる◎基板糖
配Ｉパターン番の接触ｆｆ１ｌｉは接触がゆるされる所
であ〕、そうでない面１Ｇはプリッジさせれば良い。こ
うしたブリッジ及び接触面を決めるのは電子ビームにて
描画されたネガレジストパターンによる。図３はその状
態を示している。（−は上面図％（ｌは断面図である。
ネガレジスト８は図のように配線パターンが形成される
部分を十分カバーする領域のパターンであればよい。
部分を十分カバーする領域のパターンであればよい。
ソシテ、この上に形成される配線パターン４の状態はデ
バイスパターン２とネガレジストパターン８と配線パタ
ーン慟の相互の重な）（ＡＮＤ）によって決まるもので
５ＡＮＤ４はコンタクト部１１が、８ＡＮＤ４は段差部
でのブリッジ（図１１ｃ）で９）が、ま之Ｉ ＡＮＤ
８ ＡＮＤ ４は配線交差のブリ、ジ（図Ｚ ｌｃ）で
８）が形成されることになる。なお。
バイスパターン２とネガレジストパターン８と配線パタ
ーン慟の相互の重な）（ＡＮＤ）によって決まるもので
５ＡＮＤ４はコンタクト部１１が、８ＡＮＤ４は段差部
でのブリッジ（図１１ｃ）で９）が、ま之Ｉ ＡＮＤ
８ ＡＮＤ ４は配線交差のブリ、ジ（図Ｚ ｌｃ）で
８）が形成されることになる。なお。
ｌａＪ図で点線は基板の溝の縁を示す。それでは従来と
本発明によるプロセスの比較を下の流れで説明する。
本発明によるプロセスの比較を下の流れで説明する。
従来のプロセス １
１．０ Ｖ Ｄ Ｓｉ’ｓデポジシ冒ン２、 コンタク
トレジストバルーｙ形ａ＆ コンタクト形成（８１０，
エツチング）表 電極レジストパターン形成（ポジ型）
５、電極材料デポジシ曹ン １ リフトオフ（ポジレジスト剥離） フ、 バッジページ冒ン（ＯＶＤ ８ｉ０．デポジシ璽
ン）本発明プロセス １、ネガレジストパターン形成 （段差及び配線ブリッジ部） Ｓ ｔＷレジストパターン形成（ポジ型）８、 電極
材料デポジシ曹ン 表 リフトオフ（ネガ、ポジレジスト剥離）ｉ、 パッ
ジページ替ン［）ＶＤ ８１０．デボジシ、ン）即ち、
従来は配線パターンを形成するのに７つのプロセスがあ
る。これに対して本発明を用いたプロセスではＯＶ Ｄ
８１０．デポジシ冒ンである層間絶縁層形成及びコン
タクト形成が不要になり、ａつのプロセスで達成さｋて
いることがわかる。この流れ図ではリフトオフによる配
線パターン形成を例に取っているのがエツチング法によ
る形成も可能である◎それはエツチングによって基板に
影響を及ぼす所に保護層としてネガ型レジストパターン
３を形成し全面に配線パターン材を被着し、そして配線
パターンをエツチング形成すればよい。
トレジストバルーｙ形ａ＆ コンタクト形成（８１０，
エツチング）表 電極レジストパターン形成（ポジ型）
５、電極材料デポジシ曹ン １ リフトオフ（ポジレジスト剥離） フ、 バッジページ冒ン（ＯＶＤ ８ｉ０．デポジシ璽
ン）本発明プロセス １、ネガレジストパターン形成 （段差及び配線ブリッジ部） Ｓ ｔＷレジストパターン形成（ポジ型）８、 電極
材料デポジシ曹ン 表 リフトオフ（ネガ、ポジレジスト剥離）ｉ、 パッ
ジページ替ン［）ＶＤ ８１０．デボジシ、ン）即ち、
従来は配線パターンを形成するのに７つのプロセスがあ
る。これに対して本発明を用いたプロセスではＯＶ Ｄ
８１０．デポジシ冒ンである層間絶縁層形成及びコン
タクト形成が不要になり、ａつのプロセスで達成さｋて
いることがわかる。この流れ図ではリフトオフによる配
線パターン形成を例に取っているのがエツチング法によ
る形成も可能である◎それはエツチングによって基板に
影響を及ぼす所に保護層としてネガ型レジストパターン
３を形成し全面に配線パターン材を被着し、そして配線
パターンをエツチング形成すればよい。
それでは多層配４１について考えると従来は上記の流れ
図の１．から６．ｔＰ繰〕返すことＫなる。しかし本発
明は１．から４１に繰）返すことで可能であり。
図の１．から６．ｔＰ繰〕返すことＫなる。しかし本発
明は１．から４１に繰）返すことで可能であり。
さらにプロセスを能率的忙する。
以上述べた様に本発明を用い几配線パターン形成等では
１層間絶縁層及びそのコンタクトホール形成を不要とし
て電子ビームネガ型レジストパターン形成によって段差
等による断線を無くした配線が可能でさらに配線間容量
を小さくする０ＶＤ８ ｉ ０ ＠パッジベージ曹ンと
層間絶縁膜を兼用することができる。また多層配線方法
も容易に可能とする効果がある。本発明では図１１ｍ）
に示した様に部分的にレジストを残すこと忙なるが、そ
れは前述の通り露光データは容易に自動作成できるから
電子ビーム露光技術を採用すれば簡単に遂行できる。
１層間絶縁層及びそのコンタクトホール形成を不要とし
て電子ビームネガ型レジストパターン形成によって段差
等による断線を無くした配線が可能でさらに配線間容量
を小さくする０ＶＤ８ ｉ ０ ＠パッジベージ曹ンと
層間絶縁膜を兼用することができる。また多層配線方法
も容易に可能とする効果がある。本発明では図１１ｍ）
に示した様に部分的にレジストを残すこと忙なるが、そ
れは前述の通り露光データは容易に自動作成できるから
電子ビーム露光技術を採用すれば簡単に遂行できる。
図会は本発明をさらに発展させたもので１図３と異なる
のは配線交差部８及び基板と配線パターンの接触がゆる
される面６（半導体装置において動作部でなくそれと分
離された絶縁層面）にブリッジを支える部分１ｚｔ−形
成することで、幅の大きいデバイスパターンＳでの配線
交差を可能にする。
のは配線交差部８及び基板と配線パターンの接触がゆる
される面６（半導体装置において動作部でなくそれと分
離された絶縁層面）にブリッジを支える部分１ｚｔ−形
成することで、幅の大きいデバイスパターンＳでの配線
交差を可能にする。
また面６でもブリッジを形成して基板に対する容量をも
小さくさせることができる効果がある。１８は中抜きパ
ターン部を示す。
小さくさせることができる効果がある。１８は中抜きパ
ターン部を示す。
実際、配線パターンをブリッジさせる長さの限界はｌｏ
＃ｍ−ＢＯｐｍであるため支えが必要である＠両者の配
線交差部では［４１−の様にデバイスパターンｓＩ／ｃ
支えを必要とする所１１１１Ｂを開けておき配線ブリッ
ジの支え１７ｔ′形成することで長く交差させる。
＃ｍ−ＢＯｐｍであるため支えが必要である＠両者の配
線交差部では［４１−の様にデバイスパターンｓＩ／ｃ
支えを必要とする所１１１１Ｂを開けておき配線ブリッ
ジの支え１７ｔ′形成することで長く交差させる。
後者においては、１０〆ｍ間隔程度に支え１ｇを設ける
ことで基板との配線容量を小さくする。
ことで基板との配線容量を小さくする。
（６）発明の効果
本発明によれば１層間絶縁層とその加工を不要として、
しかも段差部でのＷｆｒＩｌｌＩＩＩＩを防ぎ、さらに
配線容量を小さくすることも可能であり、°また多層配
線デバイスも容易ＫＷＪＩ′＠にするため、ｉｉ！造プ
ロセスの能率化及び歩留り向上に効果がある０
しかも段差部でのＷｆｒＩｌｌＩＩＩＩを防ぎ、さらに
配線容量を小さくすることも可能であり、°また多層配
線デバイスも容易ＫＷＪＩ′＠にするため、ｉｉ！造プ
ロセスの能率化及び歩留り向上に効果がある０
図１１ａｌ 、伽）は本発明のＳ理を示す半導体装置の
製造方法の工程を示す断面図１図２（ａｔ・ｌｉｄ 、
ＩＣ）・ｌｄｊは本発明の実施例になる半導体装置の
製造方法の過程を示す断面図％図８１ａｌ ｔ （ｂｊ
は本発明の他の実施例において、ネガレジストを部分露
光して残し次ときの上面図と断面図１図４（−・（−は
本発明の実施例において、配縁容量低減のため直線状配
線に対してブリッジを設けた断面図と上面図を示す。 図中、ｌけ半導体基板、２はデバイスパターン、８はネ
ガレジスト、４は配線導体、６は気相成長させた酸化膜
、７はポジレジスト、８と９はブリ、ジ部、１１はコン
タクト部、１１はブリッジの支え部、１８はブリッジ形
成用の中抜きパターン部を示す。 贋≠千配ｌ −一＼−−−１ １−７が
製造方法の工程を示す断面図１図２（ａｔ・ｌｉｄ 、
ＩＣ）・ｌｄｊは本発明の実施例になる半導体装置の
製造方法の過程を示す断面図％図８１ａｌ ｔ （ｂｊ
は本発明の他の実施例において、ネガレジストを部分露
光して残し次ときの上面図と断面図１図４（−・（−は
本発明の実施例において、配縁容量低減のため直線状配
線に対してブリッジを設けた断面図と上面図を示す。 図中、ｌけ半導体基板、２はデバイスパターン、８はネ
ガレジスト、４は配線導体、６は気相成長させた酸化膜
、７はポジレジスト、８と９はブリ、ジ部、１１はコン
タクト部、１１はブリッジの支え部、１８はブリッジ形
成用の中抜きパターン部を示す。 贋≠千配ｌ −一＼−−−１ １−７が
Claims (1)
- （１） 凹凸面を有する半導体基板表面に、全体とし
て該凹凸面を緩やかとする形状にレジストを部分的に残
し１次いで、緩やかとし友誼レジストおよび半導体基板
表面に配置導体を形成することを特徴とする半導体装置
の製造方法◎ ＋２１ ＄１１記配線導体を電層状配線部において、
ブリッジとしたことを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005704A JPS58123739A (ja) | 1982-01-18 | 1982-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005704A JPS58123739A (ja) | 1982-01-18 | 1982-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123739A true JPS58123739A (ja) | 1983-07-23 |
Family
ID=11618496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005704A Pending JPS58123739A (ja) | 1982-01-18 | 1982-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337639A (ja) * | 1986-08-01 | 1988-02-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-01-18 JP JP57005704A patent/JPS58123739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337639A (ja) * | 1986-08-01 | 1988-02-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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