JPS5813019A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
- Publication number
- JPS5813019A JPS5813019A JP56111783A JP11178381A JPS5813019A JP S5813019 A JPS5813019 A JP S5813019A JP 56111783 A JP56111783 A JP 56111783A JP 11178381 A JP11178381 A JP 11178381A JP S5813019 A JPS5813019 A JP S5813019A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/84—Non-linear conversion
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル・アナログ変換器に関し、その目的
とするところは出力を任意のカーブにできるものを提供
することに□ある。
とするところは出力を任意のカーブにできるものを提供
することに□ある。
第１図は従来のデジタル・アナログ変換器〔以下Ｄ／Ａ
変換器と称す〕を示す。この”／Ａ変換器は音量コント
ロールに使用されるもので、ディジタル信号をそれに対
応したパルス幅の信号に変換しとして出力す−、（１）
は音量アップ指示用スイッチ、（２）は音量ダウン指示
用スイッチ、（３）はスイッチ（１）および（２）のチ
ャタリング防止回路、（４）はアップ・ダウンカウンタ
〔以下Ｕ／Ｄカウンタと称す〕で、制御端子に詳記チャ
タリング防止回路（３）を介してスイッチｉｌ＞ １２
１が接続され、スイッチ（１） （２＋によってそれぞ
れカウントアフブ動んとカウントダウン動作とが選択さ
れている。（５）は発振素子（６）の発振回路、□（７
）は発振回路（５）出力信号を計数するカウンタ、（８
）はコンパレータで、カウンタ（７）の計数値出力と前
記Ｕ／Ｄカウンタ（４）計数値出力とを受は入れて両者
の一致を検出する。（９）はＲ−Ｓフリップフロツブで
、リセット端子（２）にコンパレータ（８）の一致出力
が接続されセット端子（Ｓ）に前記カウンタ（７）のＭ
ＳＢ出力が接続されている。（２）はローパスフィルタ
で、入力にはＲ−Ｓフリツブフロツブ（９）の出力が接
続されている。この第１図のＤ／、変換器の変換特性は
第２図に示す様に、変換されるべｈ２進信号に従ってア
ナログ出力は、いわゆるＢカーブ（直線）を示すのみで
あっ、て、例えばＡカーブ、Ｃカーブのような任意のカ
ーブを得ることが困難であるのが現状である。
変換器と称す〕を示す。この”／Ａ変換器は音量コント
ロールに使用されるもので、ディジタル信号をそれに対
応したパルス幅の信号に変換しとして出力す−、（１）
は音量アップ指示用スイッチ、（２）は音量ダウン指示
用スイッチ、（３）はスイッチ（１）および（２）のチ
ャタリング防止回路、（４）はアップ・ダウンカウンタ
〔以下Ｕ／Ｄカウンタと称す〕で、制御端子に詳記チャ
タリング防止回路（３）を介してスイッチｉｌ＞ １２
１が接続され、スイッチ（１） （２＋によってそれぞ
れカウントアフブ動んとカウントダウン動作とが選択さ
れている。（５）は発振素子（６）の発振回路、□（７
）は発振回路（５）出力信号を計数するカウンタ、（８
）はコンパレータで、カウンタ（７）の計数値出力と前
記Ｕ／Ｄカウンタ（４）計数値出力とを受は入れて両者
の一致を検出する。（９）はＲ−Ｓフリップフロツブで
、リセット端子（２）にコンパレータ（８）の一致出力
が接続されセット端子（Ｓ）に前記カウンタ（７）のＭ
ＳＢ出力が接続されている。（２）はローパスフィルタ
で、入力にはＲ−Ｓフリツブフロツブ（９）の出力が接
続されている。この第１図のＤ／、変換器の変換特性は
第２図に示す様に、変換されるべｈ２進信号に従ってア
ナログ出力は、いわゆるＢカーブ（直線）を示すのみで
あっ、て、例えばＡカーブ、Ｃカーブのような任意のカ
ーブを得ることが困難であるのが現状である。
第８図〜第８図は上記問題点を回避できる本発明の一実
施例を示し、以下この図面に基づいて説明する。なお第
１図と同様の作用をなすものには同一符号を付けてその
説明を省く。Ｕ／Ｄカウンタ（４）の計数値をデコーダ
（ロ）に入力し、このデコーダＯυ出力をコンパレータ
（８）の一方の比較入力に接続し、カウンタ（７）の計
数値出力をプログラマブルデＲ−Ｓフリフブフロフプ（
９）のリセット端子（社）に接続し、Ｒ−Ｓフリップフ
ロツブ（９）のセット端子（Ｓ）に前記カウンタ（７）
のＭＳＢ出カが接続されている。このＲ−Ｓフリ、プフ
ロフブ（９）出力をローパスフィルタ輪の入力に接続し
、ローパスフィルタＱ（１カにアナログ信号出力を得る
。
施例を示し、以下この図面に基づいて説明する。なお第
１図と同様の作用をなすものには同一符号を付けてその
説明を省く。Ｕ／Ｄカウンタ（４）の計数値をデコーダ
（ロ）に入力し、このデコーダＯυ出力をコンパレータ
（８）の一方の比較入力に接続し、カウンタ（７）の計
数値出力をプログラマブルデＲ−Ｓフリフブフロフプ（
９）のリセット端子（社）に接続し、Ｒ−Ｓフリップフ
ロツブ（９）のセット端子（Ｓ）に前記カウンタ（７）
のＭＳＢ出カが接続されている。このＲ−Ｓフリ、プフ
ロフブ（９）出力をローパスフィルタ輪の入力に接続し
、ローパスフィルタＱ（１カにアナログ信号出力を得る
。
第４図は１１１図の詳細を示す、前記カウンタ（７）は
７個のＴ型フリフブフロップ（７−１）〜（７−り）で
構成され、プログラマブルデコーダ（２）はカウンタ（
７）の計数値出力が“ｌ”、“８″、′６”、“１０”
、“１５”、“２８−８６″、′４６”、“５６”、“
６６″、４７８”、“９１″、“１０５”、“１１Ｇ”
のときに各々論理レベル“Ｈ”に反転する出力を発生す
るよう設定されたデコーダで、各々は例えば７人力のア
ンドゲートまたはＲＯＭデコーダで構成される。この各
々の出力はそれぞれが第５図に示すコニ／ ｚｆ Ｌ／
−ｐから成るコンパレータ（８−１）〜（８−１４）
の一方（例えばＡ端子）に入力される。ここでデコーダ
（ロ）は変換出力が論理レベル“Ｈ”の例えば２進−１
６進化デゴーダから成り、この１６道変換の１〜１４の
変換出力を前記コンパレータ（８−１）−（８−１４）
の他方（例えばＢ端子）に入力する。下記表は第
；６図に示すコンパレータの真理値表である。
７個のＴ型フリフブフロップ（７−１）〜（７−り）で
構成され、プログラマブルデコーダ（２）はカウンタ（
７）の計数値出力が“ｌ”、“８″、′６”、“１０”
、“１５”、“２８−８６″、′４６”、“５６”、“
６６″、４７８”、“９１″、“１０５”、“１１Ｇ”
のときに各々論理レベル“Ｈ”に反転する出力を発生す
るよう設定されたデコーダで、各々は例えば７人力のア
ンドゲートまたはＲＯＭデコーダで構成される。この各
々の出力はそれぞれが第５図に示すコニ／ ｚｆ Ｌ／
−ｐから成るコンパレータ（８−１）〜（８−１４）
の一方（例えばＡ端子）に入力される。ここでデコーダ
（ロ）は変換出力が論理レベル“Ｈ”の例えば２進−１
６進化デゴーダから成り、この１６道変換の１〜１４の
変換出力を前記コンパレータ（８−１）−（８−１４）
の他方（例えばＢ端子）に入力する。下記表は第
；６図に示すコンパレータの真理値表である。
コンパレータ（８−１）〜（８−１４）の各Ｅ端子出力
はアンドゲート（８−１６）で論理積がとられ、アント
ゲ−） （８−１５）出力をコンパレータ（８）出力と
してＲ−Ｓフリップフロツブ（９）のリセット端子（２
）に接続されている。第６図に隻ｔカウンタ（姉の計数
値に対するＲ−Ｓフリップフロップ（９）の出力端子Ｑ
の波形を示す。第７図はこれを第８図に示すようなロー
パスフィルタａ・を介して得られる変換特性で、横軸は
隻ｔカウンタ（４）の計数値である。なお第８図におい
て（Ｒ１）〜（Ｒ６）は抵抗である。第７図からも明ら
かなようにこの実施例ではＡカーブに近い特性得られる
。また以上説明によりプログラマブルデコーダ（２）の
設定を変えることによって任意の曲線が得られることも
明らかで、プログラマブルデコーダ（２）をＲＯＭデコ
ーダにすればＲＯＭを差し換えるだけで任意のカーブが
精度良く出来る。
はアンドゲート（８−１６）で論理積がとられ、アント
ゲ−） （８−１５）出力をコンパレータ（８）出力と
してＲ−Ｓフリップフロツブ（９）のリセット端子（２
）に接続されている。第６図に隻ｔカウンタ（姉の計数
値に対するＲ−Ｓフリップフロップ（９）の出力端子Ｑ
の波形を示す。第７図はこれを第８図に示すようなロー
パスフィルタａ・を介して得られる変換特性で、横軸は
隻ｔカウンタ（４）の計数値である。なお第８図におい
て（Ｒ１）〜（Ｒ６）は抵抗である。第７図からも明ら
かなようにこの実施例ではＡカーブに近い特性得られる
。また以上説明によりプログラマブルデコーダ（２）の
設定を変えることによって任意の曲線が得られることも
明らかで、プログラマブルデコーダ（２）をＲＯＭデコ
ーダにすればＲＯＭを差し換えるだけで任意のカーブが
精度良く出来る。
なお上記実施例ではコンパレータ（８）出力をＲ−Ｓフ
リツブフロツブ（９）のリセット端子（２）に接続し、
フリーランニングカウンタとしてのカウンタ（７） ノ
ＭＳＢ出力をセット端子（Ｓ）に接続したが、セット端
子も）とリセット瑞子鎚との接続が入れ替っても同様の
効果が得られる。
リツブフロツブ（９）のリセット端子（２）に接続し、
フリーランニングカウンタとしてのカウンタ（７） ノ
ＭＳＢ出力をセット端子（Ｓ）に接続したが、セット端
子も）とリセット瑞子鎚との接続が入れ替っても同様の
効果が得られる。
以上説明のように本発明によるとプログラマブルデコー
ダに所定値を設定するだ゛けで任意のカーブのＤ／、変
換特性を実現することができ、また同じプログラマブル
デコーダを用意することによって相互間でばらつきの少
ない精度良好なり／Ａ変換装置とする仁とがでるもので
あり、特に音量コントロール用として有効である。
ダに所定値を設定するだ゛けで任意のカーブのＤ／、変
換特性を実現することができ、また同じプログラマブル
デコーダを用意することによって相互間でばらつきの少
ない精度良好なり／Ａ変換装置とする仁とがでるもので
あり、特に音量コントロール用として有効である。
第１図は従来のＤ／、変換装置の構成図、第２図は従来
の変換特性図、第８図〜第８図は本発明の一実施例を示
し、第８．図はＤ／、変換装置の概略構成図、１１４図
は第８図の詳細図、第６図はコンパレータ（８）の要部
構成図、第６図は第４図の要部波形図、第７図は変換特
性図、第８図はローノでスフィルタ（ト）の具体回路図
である。 （４）・・・アップ・ダウンカウンタ、（５）・・・発
振回路、（７）・・・カウンタ〔フリーランニングカウ
ンタ） 、（８） −コンパレータ、（９）・・・Ｒ−
Ｓフリツブフロップ、Ｏト・・ローパスフィルタ、Ｑト
・・デコーダ、（２）・・・プログラマブルカウンタ 代理人 森本義弘 第１図 第２図 テ２り ｆ％〃つ〉デー４）−襄Ｍ） 第５図 Ｂ ；・９１．１ 第１図
の変換特性図、第８図〜第８図は本発明の一実施例を示
し、第８．図はＤ／、変換装置の概略構成図、１１４図
は第８図の詳細図、第６図はコンパレータ（８）の要部
構成図、第６図は第４図の要部波形図、第７図は変換特
性図、第８図はローノでスフィルタ（ト）の具体回路図
である。 （４）・・・アップ・ダウンカウンタ、（５）・・・発
振回路、（７）・・・カウンタ〔フリーランニングカウ
ンタ） 、（８） −コンパレータ、（９）・・・Ｒ−
Ｓフリツブフロップ、Ｏト・・ローパスフィルタ、Ｑト
・・デコーダ、（２）・・・プログラマブルカウンタ 代理人 森本義弘 第１図 第２図 テ２り ｆ％〃つ〉デー４）−襄Ｍ） 第５図 Ｂ ；・９１．１ 第１図
Claims (1)
- １、被変換デジタル量が設定されるアップ・ダウンカウ
ンタの計数値をデコーダを介してコンパレータの一方の
比較入力に接続し、該コンパレータの他方の比較入力に
フリーランニングカウンタの計数値をプログラマブルデ
コーダを介して接続し、前記コンパレータの一致検出出
力をＲ−Ｓフリップフロップのセット端子とリセット端
子のうちの一方の端子に接続して他方の端子ニ前記フリ
ーランニングカウンタのＭＳＢ出力を接続し、ローパス
フィルタを介して前記Ｒ−Ｓフリップフロフプ出力から
前記プログラマブルデコーダの設定値に応じた変換特性
のアナログ値を得ることを特徴とするデジタル・アナロ
グ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111783A JPS5813019A (ja) | 1981-07-16 | 1981-07-16 | デジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111783A JPS5813019A (ja) | 1981-07-16 | 1981-07-16 | デジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813019A true JPS5813019A (ja) | 1983-01-25 |
| JPS6315771B2 JPS6315771B2 (ja) | 1988-04-06 |
Family
ID=14570044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111783A Granted JPS5813019A (ja) | 1981-07-16 | 1981-07-16 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813019A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095721U (ja) * | 1983-12-07 | 1985-06-29 | パイオニア株式会社 | 電子ボリユ−ム回路 |
| JPS61294809A (ja) * | 1985-06-22 | 1986-12-25 | エルナ−株式会社 | 電解コンデンサ駆動用電解液 |
| JPS6386418A (ja) * | 1986-09-30 | 1988-04-16 | 旭硝子株式会社 | 電解コンデンサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481764A (en) * | 1977-12-13 | 1979-06-29 | Mitsubishi Electric Corp | Digital analog converter |
-
1981
- 1981-07-16 JP JP56111783A patent/JPS5813019A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481764A (en) * | 1977-12-13 | 1979-06-29 | Mitsubishi Electric Corp | Digital analog converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095721U (ja) * | 1983-12-07 | 1985-06-29 | パイオニア株式会社 | 電子ボリユ−ム回路 |
| JPS61294809A (ja) * | 1985-06-22 | 1986-12-25 | エルナ−株式会社 | 電解コンデンサ駆動用電解液 |
| JPS6386418A (ja) * | 1986-09-30 | 1988-04-16 | 旭硝子株式会社 | 電解コンデンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315771B2 (ja) | 1988-04-06 |
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