JPH04150210A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPH04150210A JPH04150210A JP27264490A JP27264490A JPH04150210A JP H04150210 A JPH04150210 A JP H04150210A JP 27264490 A JP27264490 A JP 27264490A JP 27264490 A JP27264490 A JP 27264490A JP H04150210 A JPH04150210 A JP H04150210A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- agc
- signal
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、振幅が変動する入力信号を、一定の振幅を
持つ出力信号に変換するＡＧＣ回路に関するものである
。
持つ出力信号に変換するＡＧＣ回路に関するものである
。
第２図は、従来のＡＧＣ回路を示すブロック図である。
同図に示すように、入力信号端子１から入力されるアナ
ログの入力信号が、抵抗を介して入力増幅器を構成する
演算増幅器２の逆相入力（−）に、演算増幅器２の出力
がこの演算増幅器２の出力信号のレベルを平滑化する積
分器３の入力と、スイッチＳＷＩないしＳＷ４の入力に
、積分器３の出力が、この積分器３の出力であるアナロ
グ信号をディジタル信号に変換するＡ／Ｄコンバータ４
の入力にそれぞれ与えられている。
ログの入力信号が、抵抗を介して入力増幅器を構成する
演算増幅器２の逆相入力（−）に、演算増幅器２の出力
がこの演算増幅器２の出力信号のレベルを平滑化する積
分器３の入力と、スイッチＳＷＩないしＳＷ４の入力に
、積分器３の出力が、この積分器３の出力であるアナロ
グ信号をディジタル信号に変換するＡ／Ｄコンバータ４
の入力にそれぞれ与えられている。
このＡ／Ｄコンバータ４の出力は、デコーダ８に入力さ
れ、デコーダ８の複数の出力がスイッチＳＷＩないしＳ
Ｗ４の導通・非導通を制御する制御入力に入力されてい
る。
れ、デコーダ８の複数の出力がスイッチＳＷＩないしＳ
Ｗ４の導通・非導通を制御する制御入力に入力されてい
る。
また、スイッチＳＷ４ないしＳＷ４の出力が演算増幅器
２とともに入力増幅器を構成する抵抗を介して演算増幅
器２の逆相入力（−）に与えられている。
２とともに入力増幅器を構成する抵抗を介して演算増幅
器２の逆相入力（−）に与えられている。
さらに、演算増幅器２の正相入力（＋）は接地されてい
る。
る。
なお、このＡＧＣ回路の出力は、演算増幅器２の出力端
子から出力される。
子から出力される。
次に動作について説明する。入力信号端子１から入力さ
れたアナログの入力信号は、演算増幅器２で増幅され、
この増幅された信号が積分器３て積分されることによっ
て、入力信号の平均的なレベルに平滑化される。
れたアナログの入力信号は、演算増幅器２で増幅され、
この増幅された信号が積分器３て積分されることによっ
て、入力信号の平均的なレベルに平滑化される。
この平均的なレベルに平滑化されたアナログの入力信号
は、Ａ／Ｄコンバータ４によってディジタル信号に変換
される。
は、Ａ／Ｄコンバータ４によってディジタル信号に変換
される。
Ａ／Ｄコンバータ４の出力であるディジタル信号は、デ
コーダ８に入力され、デコーダ８は、入力されたディジ
タル信号に応じてスイッチＳＷ１ないしＳＷ４のうちの
一つのスイッチを導通させ、演算増幅器２の出力が、導
通されたスイッチ及び対応するフィードバック量を制御
する抵抗を介して、演算増幅器２の逆相入力（−）にフ
ィードバックされる。
コーダ８に入力され、デコーダ８は、入力されたディジ
タル信号に応じてスイッチＳＷ１ないしＳＷ４のうちの
一つのスイッチを導通させ、演算増幅器２の出力が、導
通されたスイッチ及び対応するフィードバック量を制御
する抵抗を介して、演算増幅器２の逆相入力（−）にフ
ィードバックされる。
初期状態では通常、入力信号端子１から入力される入力
信号が入力されていないため、デコーダ回路８の出力は
、入力増幅器の増幅率を最も高くするように設定されて
いる。
信号が入力されていないため、デコーダ回路８の出力は
、入力増幅器の増幅率を最も高くするように設定されて
いる。
従来のＡＧＣ回路は以上のように構成されていたので、
ＡＧＣ回路の所望の出力レベル（以下ＡＧＣレベルとい
う。）が入力信号端子１から入力される入力信号の平均
的なレベルによって一律に決定され、また、デコーダ８
のデコードパターンを変更してＡＧＣレベルを変更する
場合、ＡＧＣ回路の出力レベルが急激に変動するという
問題点があった。
ＡＧＣ回路の所望の出力レベル（以下ＡＧＣレベルとい
う。）が入力信号端子１から入力される入力信号の平均
的なレベルによって一律に決定され、また、デコーダ８
のデコードパターンを変更してＡＧＣレベルを変更する
場合、ＡＧＣ回路の出力レベルが急激に変動するという
問題点があった。
また、ＡＧＣレベルを変更する場合、上記のようにデコ
ーダ８のデコードパターンを変更する必要があるが、デ
コーダ８は通常ＲＯＭなどで構成されており、その内容
を変更するのが容易でないという問題点があった。
ーダ８のデコードパターンを変更する必要があるが、デ
コーダ８は通常ＲＯＭなどで構成されており、その内容
を変更するのが容易でないという問題点があった。
この発明は以上のような問題点を解決するためになされ
たもので、ＡＧＣレベルを容易に変更することができ、
しかもＡＧＣレベルを変更する場合、ＡＧＣ回路の出力
レベルが徐々に変化するＡＧＣ回路を得ることを目的と
している。
たもので、ＡＧＣレベルを容易に変更することができ、
しかもＡＧＣレベルを変更する場合、ＡＧＣ回路の出力
レベルが徐々に変化するＡＧＣ回路を得ることを目的と
している。
この発明に係るＡＧＣ回路は、入力信号を増幅する入力
増幅器と、入力増幅器の出力レベルを平滑化する平滑化
回路と、平滑化回路の出力値と、外部から与えられるＡ
ＧＣレベル設定信号の値とを比較し、その大小関係を出
力する比較器と、比較器の出力に応じて、アップカウン
ト或いはダウンカウントを行うアップダウンカウンタと
、アップダウンカウンタのカウント値に応じて、入力増
幅器の増幅率を制御する手段とを備えて構成されている
。
増幅器と、入力増幅器の出力レベルを平滑化する平滑化
回路と、平滑化回路の出力値と、外部から与えられるＡ
ＧＣレベル設定信号の値とを比較し、その大小関係を出
力する比較器と、比較器の出力に応じて、アップカウン
ト或いはダウンカウントを行うアップダウンカウンタと
、アップダウンカウンタのカウント値に応じて、入力増
幅器の増幅率を制御する手段とを備えて構成されている
。
この発明に係るＡＧＣ回路では、入力増幅器によって入
力信号を増幅し、平滑化回路によって該入力増幅器の出
力レベルを平滑化し、比較器によって該平滑化回路の出
力値と、外部から与られるＡＧＣレベル設定信号の値と
を比較してその大小関係を出力し、アップダウンカウン
タにより該比較器の出力に応じてアップカウント或いは
ダウンカウントを行い、該アップダウンカウンタのカウ
ント値に応じて、入力増幅器の増幅率を制御しているの
で、ＡＧＣレベル設定信号を変えればＡＧＣレベルも変
化し、かつそのときも入力増幅器の増幅率はアップダウ
ンカウンタのカウント値の変化に応じて徐々に変化する
。
力信号を増幅し、平滑化回路によって該入力増幅器の出
力レベルを平滑化し、比較器によって該平滑化回路の出
力値と、外部から与られるＡＧＣレベル設定信号の値と
を比較してその大小関係を出力し、アップダウンカウン
タにより該比較器の出力に応じてアップカウント或いは
ダウンカウントを行い、該アップダウンカウンタのカウ
ント値に応じて、入力増幅器の増幅率を制御しているの
で、ＡＧＣレベル設定信号を変えればＡＧＣレベルも変
化し、かつそのときも入力増幅器の増幅率はアップダウ
ンカウンタのカウント値の変化に応じて徐々に変化する
。
第１図は、この発明によるＡＧＣ回路の一実施例を示す
ブロック図である。同図に示すように、入力信号端子１
から入力されるアナログの入力信号が、抵抗を介して入
力増幅器を構成する演算増幅器２の逆相入力（−）に、
演算増幅器２の出力がこの演算増幅器２の出力信号のレ
ベルを平滑化する積分器３の入力と、スイッチＳＷＩな
いしＳＷ４の入力に、積分器３の出力がこの積分器３の
出力であるアナログ信号をディジタル信号に変換するＡ
／Ｄコンバータ４の入力に与えられている。
ブロック図である。同図に示すように、入力信号端子１
から入力されるアナログの入力信号が、抵抗を介して入
力増幅器を構成する演算増幅器２の逆相入力（−）に、
演算増幅器２の出力がこの演算増幅器２の出力信号のレ
ベルを平滑化する積分器３の入力と、スイッチＳＷＩな
いしＳＷ４の入力に、積分器３の出力がこの積分器３の
出力であるアナログ信号をディジタル信号に変換するＡ
／Ｄコンバータ４の入力に与えられている。
このＡ／Ｄコンバータ４の出力は、比較器５の一方の入
力に入力され、比較器５の出力がパルス発生器６の入力
に、パルス発生器６の複数の出力がアップダウンカラン
タフの入力に与えられている。
力に入力され、比較器５の出力がパルス発生器６の入力
に、パルス発生器６の複数の出力がアップダウンカラン
タフの入力に与えられている。
アップダウンカランタフの複数の出力が、デコーダ８の
入力に、デコーダ８の複数の出力がスイッチＳＷＩない
しＳＷ４の導通・非導通を制御する制御入力に、スイッ
チＳＷＩないしＳＷ４の出力が演算増幅器２とともに入
力増幅器を構成する抵抗を介して演算増幅器２の逆相入
力（−）に与えられている。
入力に、デコーダ８の複数の出力がスイッチＳＷＩない
しＳＷ４の導通・非導通を制御する制御入力に、スイッ
チＳＷＩないしＳＷ４の出力が演算増幅器２とともに入
力増幅器を構成する抵抗を介して演算増幅器２の逆相入
力（−）に与えられている。
また、ＡＧＣレベル設定データ入力端子９から与えられ
るＡＧＣレベル設定データが比較器５の他方の入力に与
えられている。
るＡＧＣレベル設定データが比較器５の他方の入力に与
えられている。
さらに、演算増幅器２の正相入力（＋）は接地されてい
る。
る。
なお、このＡＧＣ回路の出力は、演算増幅器２から出力
される 次に動作について説明する。入力信号端子１から入力さ
れたアナログの入力信号は、演算増幅器２で増幅され、
この増幅された信号が積分器３で積分されることによっ
て、入力信号の平均的なレベルに平滑化される。
される 次に動作について説明する。入力信号端子１から入力さ
れたアナログの入力信号は、演算増幅器２で増幅され、
この増幅された信号が積分器３で積分されることによっ
て、入力信号の平均的なレベルに平滑化される。
この平均的なレベルに平滑化されたアナログの入力信号
は、Ａ／Ｄコンバータ４によってディジタル信号に変換
される。Ａ／Ｄコンバータ４の出力であるディジタル信
号は、比較器５の一方の入力に与えられ、比較器５の他
方の入力に接続されているＡＧＣレベル設定データ入力
端子９から与えられるディジタルのＡＧＣレベル設定デ
ータと比較され、その大小関係を示す比較結果の信号（
例えばＨ″あるいは“Ｌ”レベルの信号）が比較器５か
ら出力される。
は、Ａ／Ｄコンバータ４によってディジタル信号に変換
される。Ａ／Ｄコンバータ４の出力であるディジタル信
号は、比較器５の一方の入力に与えられ、比較器５の他
方の入力に接続されているＡＧＣレベル設定データ入力
端子９から与えられるディジタルのＡＧＣレベル設定デ
ータと比較され、その大小関係を示す比較結果の信号（
例えばＨ″あるいは“Ｌ”レベルの信号）が比較器５か
ら出力される。
この比較器５の出力は、パルス発生器６に入力され、パ
ルス発生器６は比較器５から出力される大小関係を示す
比較結果の信号に応じて、アップカウント用パルス或い
はダウンカララント用パルスのうち、一方のパルスを発
生する。
ルス発生器６は比較器５から出力される大小関係を示す
比較結果の信号に応じて、アップカウント用パルス或い
はダウンカララント用パルスのうち、一方のパルスを発
生する。
アップダウンカウンタ７は、パルス発生器６から出力さ
れるアップカウント用パルス或いはダウンカウント用パ
ルスのうちの一方のパルスに対してそれぞれアップカウ
ント或いはダウンカウントを行い、そのカウント値を出
ツノする。
れるアップカウント用パルス或いはダウンカウント用パ
ルスのうちの一方のパルスに対してそれぞれアップカウ
ント或いはダウンカウントを行い、そのカウント値を出
ツノする。
デコーダ８は、アップダウンカウンタ７からの出力であ
るカウント値に応じてスイッチＳＷＩないしＳＷ４のう
ちの−っのスイッチを導通させ、演算増幅器２の出力が
、導通されたスイッチ及び対応するフィードバック量を
制御する抵抗を介して、演算増幅器２の逆相入力（−）
にフィードバックされる。
るカウント値に応じてスイッチＳＷＩないしＳＷ４のう
ちの−っのスイッチを導通させ、演算増幅器２の出力が
、導通されたスイッチ及び対応するフィードバック量を
制御する抵抗を介して、演算増幅器２の逆相入力（−）
にフィードバックされる。
このフィードバックの結果、演算増幅器２の出力は比較
器５の他方の入力に与えられているＡＧＣレベル設定デ
ータのレベルに連続的に近付き、最終的には同じレベル
となる。このようにしてＡＧＣレベル設定データによっ
てＡＧＣレベルを設定できる。
器５の他方の入力に与えられているＡＧＣレベル設定デ
ータのレベルに連続的に近付き、最終的には同じレベル
となる。このようにしてＡＧＣレベル設定データによっ
てＡＧＣレベルを設定できる。
ＡＧＣレベル設定データを変更すれば、ＡＧＣレベルも
変化するが、いくらＡＧＣレベル設定データを大きく変
化させた場合でも、アップダウンカウンタのカウント値
は徐々にしか変化しないので、ＡＧＣ回路の出力レベル
が急激に変動するようなことはない。
変化するが、いくらＡＧＣレベル設定データを大きく変
化させた場合でも、アップダウンカウンタのカウント値
は徐々にしか変化しないので、ＡＧＣ回路の出力レベル
が急激に変動するようなことはない。
なお、この実施例では、デコーダ８の出力を４ビツト、
すなわちアップダウンカウンタ７の出力を２ビツトとし
、入力増幅器の増幅率を４通りに切り替える例を示した
が、アップダウンカウンタ７の出力ビツト数及び入力増
幅器の増幅率の切り替え数を目的に応して実施例とは異
なるビット数及び切り替え数に設定しても良い。
すなわちアップダウンカウンタ７の出力を２ビツトとし
、入力増幅器の増幅率を４通りに切り替える例を示した
が、アップダウンカウンタ７の出力ビツト数及び入力増
幅器の増幅率の切り替え数を目的に応して実施例とは異
なるビット数及び切り替え数に設定しても良い。
また、パルス発生器６は、アップダウンカランタフに対
して、アップカウント用パルス或いはダウンカウント用
パルスのうち、どちらか一方を出力していたが、アップ
カウント・ダウンカウント用パルスと、アップカウント
・ダウンカウント制御信号を出力し、アップダウンカウ
ンタ７で、アップカウント・ダウンカウント制御信号の
制御によって、アップカウント・ダウンカウント用パル
スをそれぞれアップカウント或いはダウンカウントする
ようにしても良い。
して、アップカウント用パルス或いはダウンカウント用
パルスのうち、どちらか一方を出力していたが、アップ
カウント・ダウンカウント用パルスと、アップカウント
・ダウンカウント制御信号を出力し、アップダウンカウ
ンタ７で、アップカウント・ダウンカウント制御信号の
制御によって、アップカウント・ダウンカウント用パル
スをそれぞれアップカウント或いはダウンカウントする
ようにしても良い。
また、積分器３で平滑化された演算増幅器２の出力ヲ、
Ａ／Ｄコンバータ４てディジタルに変換し、このディジ
タルデータと、ＡＧＣレベル設定データ入力端子９から
与えられるディジタルのＡＧＣレベル設定データとをデ
ィジタルの比較器５で比較していたが、Ａ／Ｄコンバー
タ４を削除し、ディジタルの比較器５をアナログの比較
器に替えるとともにＡＧＣレベル設定データ端子９から
与えられるディジタルのＡＧＣレベル設定データをＡＧ
Ｃレベル設定信号端子から与えられるアナログのＡＧＣ
レベル設定信号に替え、積分器３で平滑化された演算増
幅器２の出力をアナログのままでアナログの比較器に入
力し、ＡＧＣレベル設定信号端子から与えられるアナロ
グのＡＧＣレベル設定信号と比較するようにしても良い
。
Ａ／Ｄコンバータ４てディジタルに変換し、このディジ
タルデータと、ＡＧＣレベル設定データ入力端子９から
与えられるディジタルのＡＧＣレベル設定データとをデ
ィジタルの比較器５で比較していたが、Ａ／Ｄコンバー
タ４を削除し、ディジタルの比較器５をアナログの比較
器に替えるとともにＡＧＣレベル設定データ端子９から
与えられるディジタルのＡＧＣレベル設定データをＡＧ
Ｃレベル設定信号端子から与えられるアナログのＡＧＣ
レベル設定信号に替え、積分器３で平滑化された演算増
幅器２の出力をアナログのままでアナログの比較器に入
力し、ＡＧＣレベル設定信号端子から与えられるアナロ
グのＡＧＣレベル設定信号と比較するようにしても良い
。
以上のように、この発明によれば、入力信号を増幅する
入力増幅器と、入力増幅器の出力レベルを平滑化する平
滑化回路と、平滑化回路の出力値と、外部から与えられ
るＡＧＣレベル設定信号の値とを比較し、その大小関係
を出力する比較器と、比較器の出ノｊに応じて、アップ
カウント或いはダウンカウントを行うアップダウンカウ
ンタと、アップダウンカウンタのカウント値に応じて、
入力増幅器の増幅率を制御する手段とを設けたので、Ａ
ＧＣレベルを容易に変更することができるとともに、Ａ
ＧＣレベルの変更時にＡＧＣ回路の出力レベルの変化を
徐々に行うことができるという効果がある。
入力増幅器と、入力増幅器の出力レベルを平滑化する平
滑化回路と、平滑化回路の出力値と、外部から与えられ
るＡＧＣレベル設定信号の値とを比較し、その大小関係
を出力する比較器と、比較器の出ノｊに応じて、アップ
カウント或いはダウンカウントを行うアップダウンカウ
ンタと、アップダウンカウンタのカウント値に応じて、
入力増幅器の増幅率を制御する手段とを設けたので、Ａ
ＧＣレベルを容易に変更することができるとともに、Ａ
ＧＣレベルの変更時にＡＧＣ回路の出力レベルの変化を
徐々に行うことができるという効果がある。
第１図はこの発明によるＡＧＣ回路の一実施例を示すブ
ロック図、第２図は従来のＡＧＣ回路を示すブロック図
である。 図において、１は入力信号端子、２は演算増幅器、３は
積分器、４はＡ／Ｄコンバータ、５は比較器、６はパル
ス発生器、７はアップダウンカウンタ、８はデコーダ、
９はＡＧＣレベル設定データ入力端子、ＳＷＩないしＳ
Ｗ４はスイッチである。 なお、各図中同一符号は同一または相当部分を示す。 第 図 手 続 補 正 書（自発） 平成 ３年６ 月７ 日 １゜ 事 件 の 表示 特願平２−２７２６４４号 ２゜ 発 明 の 名 称 ＡＧＣ回路 ３゜ 補正をする者 事件との関係
ロック図、第２図は従来のＡＧＣ回路を示すブロック図
である。 図において、１は入力信号端子、２は演算増幅器、３は
積分器、４はＡ／Ｄコンバータ、５は比較器、６はパル
ス発生器、７はアップダウンカウンタ、８はデコーダ、
９はＡＧＣレベル設定データ入力端子、ＳＷＩないしＳ
Ｗ４はスイッチである。 なお、各図中同一符号は同一または相当部分を示す。 第 図 手 続 補 正 書（自発） 平成 ３年６ 月７ 日 １゜ 事 件 の 表示 特願平２−２７２６４４号 ２゜ 発 明 の 名 称 ＡＧＣ回路 ３゜ 補正をする者 事件との関係
Claims (1)
- （１）入力信号を増幅する入力増幅器と、 前記入力増幅器の出力レベルを平滑化する平滑化回路と
、 前記平滑化回路の出力値と、外部から与えられるＡＧＣ
レベル設定信号の値とを比較し、その大小関係を出力す
る比較器と、 前記比較器の出力に応じて、アップカウント或いはダウ
ンカウントを行うアップダウンカウンタと、 前記アップダウンカウンタのカウント値に応じて、前記
入力増幅器の増幅率を制御する手段とを備えるＡＧＣ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27264490A JPH04150210A (ja) | 1990-10-09 | 1990-10-09 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27264490A JPH04150210A (ja) | 1990-10-09 | 1990-10-09 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150210A true JPH04150210A (ja) | 1992-05-22 |
Family
ID=17516798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27264490A Pending JPH04150210A (ja) | 1990-10-09 | 1990-10-09 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150210A (ja) |
-
1990
- 1990-10-09 JP JP27264490A patent/JPH04150210A/ja active Pending
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