JPS58134337A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御）ｊｆｅ貢、　！［
複数の装ｆを制御するマイクロプログラム制＠装置に関
する。

従来のマイクロプログラム制御装ａｈ、アドレス増分信
号に従って更新されたアドレスを発生するアドレス発生
手段と、一連のマイクロ命令からなるマイクロプログラ
ムを記憶し　前記アドレスにもとづいて前、記マイクロ
命令が液み出されるマイクロプログラムメモリと、前記
マイクロ命令が自装置の動作を指示し７てｂるときにこ
のマイクロ命令のデコード結果を自装置に供給し前記マ
イク口命令が他装置の動作を指示しているときに前記デ
コード結果を他装置に供給するデコーダとを含んで構成
される。

以下に、従来のマイクロプログラム制御装置について図
面を参即して説明する。

編１図は従来のマイクロプログラム制御装置の一例を示
すプロ、り図である。

第１図に示すマイクロプログラム制御装置は、マイクロ
命令ｖｆ−Ｍｅ憶するマイクロプログラムメモリ１より
アドレスレジスタ２とアドレス寮算回路３とによって任
意のアドレスのマイクロ命令ヲマイクロ命令続出レジス
タ４に格納し、マイクロ命令の装置選択フィールド４０
２の状態と制御命令フィールド４０３の状態をデコーダ
６へ送ることによって自ａｔ内演算回路５および他装＃
、７１〜７ｎを選択して制御している。

、２．１カ、。、／ｃｍオー１イ、。ア４□４．１１１
に格納したマイクロプログラムの一例ｋ　示すマイクロ
プログラム格納状態図で、マイクロプログラムメモリ１
はアドレス＠ｏｏｏｓ″　よＣ”０ＯＯＢ″に４ステツ
プのマイクロ命令を記憶し、各マイクロ命令のアドレス
フィールド、装置選択フィールド制御命令フィールド、
アーギュメントフィールドはそれぞれ読出レジスタ４の
アドレスフィールド４０１％装置選択フィールド４０２
、制御命令フィールド４０３、アーギュメントフィール
ド４０４に対応している。

このようなマイクロ命令を実行する時、まずアドレス１
１１としてアドレス”０００８”をアドレスレジスタ２
に格納し、アドレス１１３によってマイクロプログラム
メモリーから読み出したマイクロ命令１０４ｔ−続出レ
ジスタ４に格納し、制御装置選択フィールド４０２で示
される他装置７１に対して制御命令フィールド４０３で
古、ｙか１制御命令Ａｔ−実行し、アドレスフィールド
４０１に、、１： 従って逐次アドン・、ス會”ｌ”加算して、最後にアト
、、。

ドレス”０ＯＯＢ″や制御命令ＣＶ自自装円内演算回路
に対して発行して終了する。

従って、１つのマイクロ命令読出サイクルでは１つのマ
イクロ命令の実行しかできｈいので、他と寝し 装ｆ１７１に制御Ａを発行している間、他装［７２〜７
ｎｂならびに自装型内演算回路５は待ち合わせ状態であ
り、装置資源の有効活用が望めない。

また、処理の高速化のニーズに対しても、１サイクルｌ
命令の実行で多重制御を行うために、マイクロプログラ
ムメモリのビット幅の大幅増加が必要である。

すなわち、従来のマイクロプログラム制御ａｔは資源の
有効活用ができないとともに、高速化するためにはビッ
ト幅の大幅増加が必要であるという欠点があった。

本発明の目的は資源を有効に活用で舞るとともに、ビッ
ト幅を増加させることなぐ高速化が達成できるマイクロ
プログラム制御袋ｔ？提供することにある。

すなわち、本発明の目的はマイクロ命令を格納するマイ
クロプログラムメモリのアドレス金示すアドレスレジス
タ、アドレス演算回路およびマイクロ命令ｔａみ出１．
て格納するｂＩｆ、出レジスタを各々２系統備えること
によって、上記欠点を解決し、装置資源の有効活用をは
かり、最小の金物増で処理の高速化を可能として、複数
のｆｃｆｌｌを制御できるマイクロプログラム制御装置
を提供することにある。

本発明のマイクロプログラム制御装置ｉｌＨ、アドレス
増分信号および有効ビット指示信号で更新された第１の
アドレスを発生する第１のアドレス発生手段と、前記第
１のアドレスと有効ビット表示信号とを演算して第２の
アドレスを発生する第２のアドレス発生手段と、一連の
マイクロ命令からなるマイクロプログラムを記憶し　前
記第１のアドレスにもとづいて前記マイクロ命令が第１
のマイクロ命令として読み出され前記第２のアドレスに
もとづいて前記マイクロ命令が第２のマイクロ命令とし
て読み出されるマイクロプログラムメモリと、前記第１
のマイクロ命令に従って発生する前記有効ビット指示信
号を記憶し　この有効ビット指示信号を前記有効ビット
表示信号として出力する有効ビットレジスタと、前記有
効ビット表示信号が供給されないときには前記第１のマ
イクロ命令のデコード結果を自装置に供給し＠記有効ピ
、ト表示信号が供給きれたときには前記第１のマイクロ
命令のデコード結果を他装置に前記第２のマイクロ命令
のデコード結果を自装置に供給するための分配回路とを
含んで構成される。

すなわち、本発明のマイクロプログラム制御装Ｗは、複
数の装置ｔｉ制御するマイクロプログラム制御ｇ＆電に
おいて、マイクロ命令を格納するマイクロプログラムメ
モリド、前記マイクロプログラムメモリのアドレスを示
す第１のアドレスレジスタと、第１のアドレス演算回路
と、前記マイクロプログラムメモリのアドレスを示す第
２のアドレスレジスタと、第２の演算回路と、前記第１
のアドレスに示されたアドレスのマイクロ命令を格納す
る２＠１０マイクロ命令絖出レジスタと、前記第２パア
ドｖ３レジスタに示馬：門たアドレスの′イクロ命令全
格納する第２のマイクロ命令読出レジスタと、第１のマ
イクロ命令続出レジスタの有効ビットと、前記第１の読
出レジスタの出力と第２の続出レジスタの出力とを前期
有効ビットの値によって選択１他装置あるいけ自装置へ
分配する分配回路とを具備し、通常は前記第１のアドレ
スレジスタと第１の続出レジスタとを使用してマイクロ
命令全実行し前記第１の続出レジスタの有効ビｙ）ｔ″
′１′にするマイクロ命令が読み出されると該マイクロ
命令の次に実行される命令のアドレス、すなわち前記第
１のアドレス演算回路の出方と、該マイクロ命令にあら
かじめ与えられている任意の値とを加えた値を前記！２
のアドレス演算回路にて作成して第２のアドレス信号ス
！へ格納し、前記分配回路によって、前記第１の続出レ
ジスタ上のマイクロ命令と前記第２の読出レジスタ上の
マイクロ命令とを同時に分配し実行するように構成され
る。

すなわち、本発明のマイクロプログラム制御装置は、上
述の目的の達成のためにマイクロ命令を“−゛。

格納するマイクロプログラムメモリと、マイクロプログ
ラムメモリのアドレスを示す第１のアドレスレジスタと
、第１のアドレス演算回路と、第２のアドレスレジスタ
と、第２のアドレス演算回路と、第１の続出レジスタと
、第２の続出レジスタと、第１の続出レジスタの有効ビ
ットと第１の読出レジスタの出力と第２の続出レジスタ
との出力を選択分配する分配回路とを有し、通常は＠１
のアドレスレジスタと第１の続出レジスタ’ｔ−１ＩＪ
！用してマイクロ命令を実行するが第１の読出レジスタ
の有効ビットが１１”になるマイクロ命令が実行された
場合に、該マイクロ命令の次に実行されるアドレスと該
マイクロ命令にあらかじめ与えられている任意の値とを
加えてｗ、２のアドレスレジスタに格納することにより
、第１の読出レジスタ上のマイクロ命令と、第２の読出
レジスタ上のマイクロ命令とを回路に実行するように構
成されている。

次に、本発明の実施例について、図面を参照して詳細に
説明する。

第３図は本発明の一実施例を示すブロック図で、第４図
に示すようなマイクロプログラムが＠３図ニ示スマイク
ロプログラムメモリ１に記憶されているものとして４５
図を参照しながら動作を説明する。

まず、演算回路５のハードウェアで作られたアドレス”
ｏｏｏｓ”がアドレス信号１１４として、第１のアドレ
ス演算回路３１に入力され、第１のアドレスレジスタ２
１にアドレス信号１１１として格納される。

第４図に示すプログラムの先頭アドレス”ｏｏｏｓ″に
格納されているマイクロ命令がマイクロ命令１０９とし
て第１の読出レジスタ４１［ａみ出されると、該マイク
ロ命令１０９は有効ビットレジスタ９にＩｌＯ”を格納
させるため、次に実行されるマイクロ命令も第１の読出
レジスタ４１から読み出される。該マイクロ命令１０９
は装置選択フィールド４１２が演算回路５を指している
ので、分配回路８から制御命令１１５として＠Ｂ′″が
、送出されるとともにアーギュメント１０７として”Ｆ
″が直接送出され、次アドレス″０００９”で指示され
るマイクロ命令の読み出しとなる。

アドレス”０００９”で指示されるマイクロ命令１０９
が第１の読出レジスタ４１１Ｃ１６み出されると有効ビ
ット指示信号１０１によって有効ビットレジスタ９に１
１”が格納されると同時に、アドレス増分信号１０８ｖ
ｃよって次に実行する命令までの増分”＋１”が紀１の
アドレス演算回路ａｔへ送出され、加算されてアドレス
信号１１１を出力し第１のアドレスレジスタ２１にはア
トレスハ＠ｏｏｏ＆”が格納される。第２のアドレス演
算回路３１から出方されるアドレス信号１１１と有効ビ
ット結果信号１０１の加算が第２のアドレス演算回路３
２によってなされ、第２のアドレスレジスタ２２にはア
ドレス”０ＯＯＢ”が格納される。

さらに、該マイクロ命令１０９は演算回路５Ｉ／ｃ制御
命令１１５として”Ｄ″とアーギュメント″′０”を送
出して次のマイクロ命令の読み出しとなる。

次の読出サイクルでは、°第１の読出レジスタ４１ＫＦ
Ｉアドレス加ｏｏｘ”　ｆ神木されるマイクロ命ｊ１．
ｌ。

令が、第２のｄ売出レジスｌ夕４２にはアドレス１ω０
「で指示される。マイクロ命令１１０が同時に読み出さ
れる。この時、第１のアドレスレジスタ２１にはアドレ
ス信号１１７と、有効ビット表示４ｇ号１０２の１＋１
”と、アドレス増分信号１０８の増分１＋１”とが第１
のアドレス演算回路３１にて加算されてアドレス”ｏｏ
ｏｃ”が格納される。

第１の読出レジスタ４１の装置選択フィールド４１２か
ら構成される装置選択信号１０５．および、第２の読出
レジスタ４２の装置選択フィールド４２２から構成され
る装置選択信号１０３が、分配回路８に送出されると、
へこれらが比較され同じでなりかのチェック管受け、も
し同じであればマイクロプログラムエラーとなる。異す
っている慶らば、有効ピットレジスタ９から出力される
有効ビット表示信号１０２によ〕、第１の読出レジスタ
４１の制御命令フィールド４１３から出力される制御命
令１０６と第２の読出レジスタ４２の制御命令フィール
′ド４２３から出力される制御命令１０４とが、−、”
−分配されて制御命令１１５が演算回路５に制御命令２
０１〜２０ｎが他装置７１〜７ｎに送出される。

このマイクロプログラムの場合には、第１の読出レジス
タ４１の装置選択フィールド４１２が１０５′、制（財
）命令フィールド４１３がＡ”であるので、演算回路５
に対して分配回路８がら制御命令１１５として制御命令
”Ａ″をアーギュメント信号１０７として了−ギュメン
ト”ｏ”ｖ送出すると同時に、有効ビットレジスタ９に
１１”を格納させて引き吐き同時命令実行であることを
示す。

また、ｗＪ２の読出レジスタ４２の装置撫択フィールド
４２２σ”７１−制御命令フィールド４２３は′″Ａ”
ｔ−指しているので、分配回路８から制御命令２０１と
して個装ｆ１７１へ制御命令”Ａ”が送出される。

同様のことが、アドレス′″０００Ｃ”および０ＯＯＥ
”の谷ステップでも繰り返され、アドレス”００１０”
で、演算回路５に対して制御命令”Ｂ”とアーギユメン
ト″ＩＣ”とを送出して第４図に示すマイクロプログラ
ムの終了となる。

従って、該マイクロプログラムを逐次実行して行くと９
ステツプすなわちマイクロ命令読出サイクルが９サイク
ルかかることになるが、他装置７１〜７ｎヘアクセスし
ているマイクロ命令３ステ。

フヲすべて同時実行していることによりマイクロ命令読
出サイクルに６サイクルで処理を終了できる。

このように複数の装置を制御するマイクロプログラム制
御ｆｅｉｔにおりて、本発明の構成をとることによって
、同時動作による装置費源の有効利用ｅ促り、カつマイ
クロプログラムメモリのと、ト幅方向の容量の増加を計
ることなく、比較的小量の金物増で処理の尚連化すなわ
ちダイナミックステップ数の削減をはかることができる
。

第６図は、本発明の他の実施例を示すブロック図で、！
７図に示すようなマイクロプログラムを実行する場合の
動作ｔ−第５図に示すタイムチャートを参照して説明す
る。

まず演算回路５よりハードウェアによって作成されたア
ドレス”ｏｏｏｓ”がアドレス１０９，１１１として＠
ｌのアドレスレジスタ２１に格納される。

アドレス″’ｏｏｏｓ”のマイクロ命令が第１の流出レ
ジスタ４１に読み出されて、有効ピットレジスタ９に”
ｔ”が格納されると同時に、第１のアドレスレジスタ２
１にはアドレス信号１１７と次実行命令までの増分１＋
１″を示すアドレス増分信号１０８とが第１のアドレス
演算回路３１で加算されアドレス信号１１１として’０
００９”　が格納され、第２のアドレスレジスタ２２に
は現命令のアーギュメントフィールド４１４から出力さ
れるアーギュメント１０７と第１のアドレス演算回路３
１から出力されるアドレス信号１１１とが第２のアドレ
ス演算回路３２で加算されアドレス１１６として”０Ｏ
ＯＦ”が格納される。現マイクロ命令が演算回路５へ制
御命令″′Ｂ”とアーギュメント′″ｏ６”を送出する
と次の読出サイクルとなる、次の読出サイクルでは＠１
の読出レジスタ４１にはアドレス″’０００９”で指示
されるマイクロ命令が、第２のｉに出レジスタ４２には
アドレスｌ″０ＯＯＦ”で指示されるマイクロ命令が同
時に読み出され分覧ｉ 配回路８ｖｃよって、他装置７１□に制御命令２０１と
して′Ｂ″が、他装置７２には制御命令２０２として”
　ｌ）”が送出される。

同様のことがアドレス″’０ＯＯＡ”でも繰り返され、
演算回路５に対して制御命令″′Ｃ″とアーギエメン）
”０”を送出して第７図に示すマイクロプログラムの終
了となる。

このように本発明の構成によれば、他装置へなんども同
じ制御命令を出す時に関して、第１の実施例で述べた利
点とともに、スタテイ、クステップ数の削減をはかるこ
とができ、マイクロプログラムメモリーのリソースの有
効活用を促す。

すなわち、本発明のマイクロプログラム制御装置は、２
系統のアドレスレジスタと、２系流の読出象レジスタと
を備え、同時に２マイクロ命令を実行するよう構成する
ことにより、装置費源を有効に活用し、かつ処理の高速
化を計ることができるという効果がある。

本発明のマイク党プログラム制御装＃け、デコーダの代
りに分配回路１ｔ−設けることによハ個装、、） 置に供給するマイクロ命、令が読み出されたときに、！
１１ これと並行して自装置に供給するマイクロ命令を読み出
してこれらの二つのマイクロ命令を並行」７て実行させ
ることができるため、資源の有効活用１に達成できると
ともに高速化も達成できるという効果かある。

【図面の簡単な説明】

第１図は従来の一例を示すブロック図、第２崗Ｉｆｉ第
１因に示すマイクロプログラムメモリに格納されたマイ
クロプログラムの一例管示すマイクロプログラム格納状
態図、＠３図は本発明の一実施例を示すブロック図、第
４図は第３図に示すマイクロプログラムメモリに格納さ
れたマイクロフログラムの一例を示すマイクロプログラ
ム格納状態図、＠５図は第３図に示す実施例で第４図に
示すマイクロプログラムを処理するときの動作を説明す
るためのタイムチャート、第６図は本発明の他の実施例
を示すブロック図、第７図は第６図に示すマイク、ロブ
ログラムメモリ［格納されたマイクロプログラムの一例
ヲ示すマイクロプログラム格納状態図、第８図は第６図
に示す実施例で第７図に示すマイクロプログラムを処理
するときの動作を説明するためのタイムチャートである
。 １・・・・・・マイクロプログラムメモリ、２，２１゜
２２・・・・・・７ドレスレジスタ％　３，３１．３２
・・・・・・アドレス演算回路％　４，４１．４２・山
・・読出レジスタ、５・・・・・・演算回路、６・・・
・・・デコーダ、７１〜７ｎ・・・・・・他装置、８・
・・・・・分配回路、９・・印・有効ビ、トレジスタ、 １０１・・・・・・有効ビット指示信号、１０２・・印
・有効ビット表示信号、１０ａ、１０５・旧・・装置選
択信号、１０４，１０６，１１５，２０１〜２０ｒｌ・
・・・・・制御命令、１０７・・印・アーギュメント、
１０８・・・・・・アドレス増分信号、１０９，１１０
・・・・・・マイクロ命令、１１１，１１２，１１３，
１１４゜１１７・・・・・・アドレス信号、４０１，４
１１．４２１・・・・・・アドレスフィールド、４０２
，４１２，４２２・・・・・・装置選択フィールド、４
０３，４１３，４２３・・・・・・制御命令フィールド
％４０４，４１４，４２４・・・・・・アーギュメント
フィールド。 第　２　図 第　３　図 ＄　４　図 箭６　図 第　ｑ　閃

Claims (1)

【特許請求の範囲】
1. アドレス増分信号および有効ビット指示信号で更新され
   た第１のアドレスを発生する第１のアドレス発生手段と
   、前記ＩＫ１のアドレスと有効ビット表示信号とを演算
   してｗｆＪ２のアドレスを発生する第２のアドレス発生
   手段と、一連のマイクロ命令からなるマイクロプログラ
   ムを記憶し前記第１のアドレスにもとづいて前記マイク
   ロ命令が第１のマイクロ命令として読み出され前記第２
   のアドレスにもとづいて前記マイクロ命令が第２のマイ
   クロ命令として読み出されるマイクロプログラムメモリ
   と、前記ｉｔｇｌのマイクロ命令に従って発生する前記
   有効ビット指示信−Ｈｆ記憶しこの有効ビット指示信号
   を前記有効ビット表示信号として出力する有効ピットレ
   ジスタと、前記有効ビット表示信号が供給され々いとき
   には前記第１のマイクロ命令のデコード結果を自装置に
   供給し前記有効ビット表示信号が供給され九とき［＃−
   ｊ前記再１のマイクロ命令のデコード結果を他装置に前
   記１！２のマイクロ命令のデコード結果を自装置に供給
   するための分配回路とを含むことｔ−特徴とするマイク
   ロプログラム制御装置。