JPS58135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58135A JPS58135A JP56098565A JP9856581A JPS58135A JP S58135 A JPS58135 A JP S58135A JP 56098565 A JP56098565 A JP 56098565A JP 9856581 A JP9856581 A JP 9856581A JP S58135 A JPS58135 A JP S58135A
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- Japan
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- film
- silicone
- thickness
- thin
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/015—Manufacture or treatment of bond wires
- H10W72/01515—Forming coatings
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、例えばα線対策とし
て半導体チッ／の上に形成されゐシリコーン膜の如き保
■膜を、溶媒をはとんと含まない被覆材料をチク／上に
滴下し硬化するＫついて、滴下した材料の表面をほぼ平
らに形成する方法に関する。
て半導体チッ／の上に形成されゐシリコーン膜の如き保
■膜を、溶媒をはとんと含まない被覆材料をチク／上に
滴下し硬化するＫついて、滴下した材料の表面をほぼ平
らに形成する方法に関する。
Ｍｏｌ記憶装置（メモリ）が形成され九チッｌのメモリ
セル（記憶素子）およびセンス増幅器の配置され九領域
を、自然に存在する９ Ｍ ＠Ｖ （えだしＭは百方）
Ｏエネルギをもりα線から保験する丸め、チップの表面
を例えばシリコーン膜によって保藤することが行われる
。
セル（記憶素子）およびセンス増幅器の配置され九領域
を、自然に存在する９ Ｍ ＠Ｖ （えだしＭは百方）
Ｏエネルギをもりα線から保験する丸め、チップの表面
を例えばシリコーン膜によって保藤することが行われる
。
第１１１１には／皆ツケージ内に封止されたチＦ７”が
断面で示され、図において、ｌはテｙｆ１２はステー／
、３はリード、４はチッｌとリードを接続する配線、５
はモールド樹脂である。前記し九エネルギの１然界Ｏａ
線に対しメモリセルなどを十分保■するには、１００μ
ｓ＠変の厚さのシリコーン膜が必簀であるとされている
。
断面で示され、図において、ｌはテｙｆ１２はステー／
、３はリード、４はチッｌとリードを接続する配線、５
はモールド樹脂である。前記し九エネルギの１然界Ｏａ
線に対しメモリセルなどを十分保■するには、１００μ
ｓ＠変の厚さのシリコーン膜が必簀であるとされている
。
とζろで、第２図のチｙ７’ｌの平面図を参照すると、
図で点線で囲む部分がメモリセルなどの配置され九αｍ
ｌＫ敏感な領域６で、この領域上には１００声ｗｈｏ膜
厚のシリコーン膜が形成されることが望壜しい、なお、
α線に敏感な領域６以外の領域７は通常配線用電極が設
けられる領域である。
図で点線で囲む部分がメモリセルなどの配置され九αｍ
ｌＫ敏感な領域６で、この領域上には１００声ｗｈｏ膜
厚のシリコーン膜が形成されることが望壜しい、なお、
α線に敏感な領域６以外の領域７は通常配線用電極が設
けられる領域である。
なお、領域６は第１図に４点着で囲って示す。
α線対策用のシリコーン膜は、チッ７”ｌ上に数Ｚリグ
ラムのシリコーンを滴下し、次にチップを恒温槽に入れ
１５０℃〜２００℃の温度で数時間処理し、シリコーン
ｔ−硬化させることＫよりて形成される。そのとき、シ
リコーンｍａａ第１図に示す如き形状をとる。その理由
は、シリコーンはほとんど溶媒を含まず、そのほぼ１０
０％がシリコン樹脂であるから、シリコーンがチップ上
に滴下され九ときに表面張力によって第１図に示す如き
形状をとった４のが＊＆硬化されてもその最初の形状を
保つからである。
ラムのシリコーンを滴下し、次にチップを恒温槽に入れ
１５０℃〜２００℃の温度で数時間処理し、シリコーン
ｔ−硬化させることＫよりて形成される。そのとき、シ
リコーンｍａａ第１図に示す如き形状をとる。その理由
は、シリコーンはほとんど溶媒を含まず、そのほぼ１０
０％がシリコン樹脂であるから、シリコーンがチップ上
に滴下され九ときに表面張力によって第１図に示す如き
形状をとった４のが＊＆硬化されてもその最初の形状を
保つからである。
このように形成され九シリコーン膜８が配！１４０近く
の線９で示す部分で１００μ調の厚さをもつとすると、
線１０で示す［８の中心部分の膜厚は４００μｍ程皺に
なる。
の線９で示す部分で１００μ調の厚さをもつとすると、
線１０で示す［８の中心部分の膜厚は４００μｍ程皺に
なる。
ところで、チップが上記の如く処理された後、それは更
に樹脂モールド５によって被後される。
に樹脂モールド５によって被後される。
このモールド５は、その厚さがチッｆｌの表面から測っ
て２．０−程度になるよう形成される。そうなると、シ
リコーンｌＩ８の頂上部分上の厚さのモールドでは十分
な防湿効果を発揮しえない、すなわち、線１０の部分の
厚さが、線９で示す部分と同様に１００μ講程度の厚さ
であることが必賛である。
て２．０−程度になるよう形成される。そうなると、シ
リコーンｌＩ８の頂上部分上の厚さのモールドでは十分
な防湿効果を発揮しえない、すなわち、線１０の部分の
厚さが、線９で示す部分と同様に１００μ講程度の厚さ
であることが必賛である。
本発明は、従来技術における上記の課題を解決すること
を目的とするもので、その目的を達成すべく、本願の発
明者は、シリコーンの如き溶媒をほとんど含まないα線
遮蔽材料をチップ上に滴下した後に、その材料の上に絶
縁性をもった薄膜をのせ、尚腋材料の表面がこの薄膜に
よりほぼ平らになった後に当該材料を硬化する技術を開
発した。
を目的とするもので、その目的を達成すべく、本願の発
明者は、シリコーンの如き溶媒をほとんど含まないα線
遮蔽材料をチップ上に滴下した後に、その材料の上に絶
縁性をもった薄膜をのせ、尚腋材料の表面がこの薄膜に
よりほぼ平らになった後に当該材料を硬化する技術を開
発した。
以下、本発明の方法Ｏ実施例を添付図面を参照して説明
する。
する。
チップ１１０上に、溶媒をほとんど含まないシリコーン
の如きα線遮蔽材料を滴下すると、シリコーンは前記し
丸ように第１図に示す形状をとる。
の如きα線遮蔽材料を滴下すると、シリコーンは前記し
丸ように第１図に示す形状をとる。
この材料がまだ液状である間に、絶縁性樹脂薄膜１１を
シリコーン材料の上にのせると、シリコーンは第３図に
断面で示す如１形状となる。薄膜１１の膜厚は、シリコ
ーン膜を１００β帛程度に形成するとして、５０μ＋＠
程度にする。テップｌは、通常３〜７−角の大きさに形
成されるので、薄膜の大睡さは、第峨図の平面図におい
て、薄膜の１辺とチップの１辺との間の距離Ｗが２００
μ、、Ｓ度になるように設定する。
シリコーン材料の上にのせると、シリコーンは第３図に
断面で示す如１形状となる。薄膜１１の膜厚は、シリコ
ーン膜を１００β帛程度に形成するとして、５０μ＋＠
程度にする。テップｌは、通常３〜７−角の大きさに形
成されるので、薄膜の大睡さは、第峨図の平面図におい
て、薄膜の１辺とチップの１辺との間の距離Ｗが２００
μ、、Ｓ度になるように設定する。
このような薄膜１１は、前記した厚さの樹脂の陥を、真
空打抜機で上記した寸法に打抜き、薄膜をチップ上のシ
リコーンの上に落とすことによってなされ、かかる作業
は手動的にも自動的にもなしつる。薄膜を落とすには打
抜機の真空をぬくだけでよい。薄膜１１が正確に第４図
に示される位置に落とされることは必要ではなく、薄膜
１１の中心がチップのほぼ中心に近いところにくるよう
に薄膜を落とすと、それはシリコーンの光面張力によっ
て第４図に示す状態をとる。
空打抜機で上記した寸法に打抜き、薄膜をチップ上のシ
リコーンの上に落とすことによってなされ、かかる作業
は手動的にも自動的にもなしつる。薄膜を落とすには打
抜機の真空をぬくだけでよい。薄膜１１が正確に第４図
に示される位置に落とされることは必要ではなく、薄膜
１１の中心がチップのほぼ中心に近いところにくるよう
に薄膜を落とすと、それはシリコーンの光面張力によっ
て第４図に示す状態をとる。
第３図、第４図に示す如くに薄膜１１がシリコーン上に
浮いた状態で、チップを前記したように恒温槽に入れて
シリコーンを硬化させる。薄膜１１は図示の状態で残る
。それは絶縁性をもつから、配線４に触れてもなんらの
支障も発生しない。
浮いた状態で、チップを前記したように恒温槽に入れて
シリコーンを硬化させる。薄膜１１は図示の状態で残る
。それは絶縁性をもつから、配線４に触れてもなんらの
支障も発生しない。
α線対策を強化したいときは、薄膜をα線遮蔽能力のあ
る絶縁性材料で形成する。
る絶縁性材料で形成する。
第３図に示される如く表面平らなα線保鰻膜を、ウェハ
上にα線遮蔽材料をスピンコード（回転塗布）によって
平らに塗布し九後に硬化することも考えられたが、スピ
ンコードではシリコーンを１００μｍの膜厚に塗布する
ことはでき々いことが判明した。従りて、シリコーン膜
を前記膜厚で平らに形成するためには、本発明の方法に
よることが最も実際的であることが確認された。
上にα線遮蔽材料をスピンコード（回転塗布）によって
平らに塗布し九後に硬化することも考えられたが、スピ
ンコードではシリコーンを１００μｍの膜厚に塗布する
ことはでき々いことが判明した。従りて、シリコーン膜
を前記膜厚で平らに形成するためには、本発明の方法に
よることが最も実際的であることが確認された。
なお、上記の実施例はシリコーンについてのものである
が、本発明の方法はその場合に限定されるものでなく、
その他のα線遮蔽効果をもつ材料が用いられる場合にも
本発明の方法は及ぶ。
が、本発明の方法はその場合に限定されるものでなく、
その他のα線遮蔽効果をもつ材料が用いられる場合にも
本発明の方法は及ぶ。
以上に説明した如く、本発明の方法によると、ＭＯＳメ
モリにおいて、α線に敏感なメモリ素子やセンス増幅器
を含む牛導体チッグ上にα線蓮蔽膜を形成するについて
、その膜を形成する材料が溶媒をほとんど含まぬ液状の
ものであるとき、当該材料をチップ上に滴下し、その材
料がなお液状である間にチップ上にチップより寸法のや
や小な１絶縁性の樹脂材料製薄膜を落とし、液状材料表
圓が平らになった状態で硬化することによシ、α線対策
がとられ、かつ防湿用モールドが形成されたと色このモ
ールドの厚さがほぼ均一になった半導体チップの・譬ツ
ケーゾが形成され、本発明の方法は半導体装置の信頼性
の向上に寄与するものである。
モリにおいて、α線に敏感なメモリ素子やセンス増幅器
を含む牛導体チッグ上にα線蓮蔽膜を形成するについて
、その膜を形成する材料が溶媒をほとんど含まぬ液状の
ものであるとき、当該材料をチップ上に滴下し、その材
料がなお液状である間にチップ上にチップより寸法のや
や小な１絶縁性の樹脂材料製薄膜を落とし、液状材料表
圓が平らになった状態で硬化することによシ、α線対策
がとられ、かつ防湿用モールドが形成されたと色このモ
ールドの厚さがほぼ均一になった半導体チップの・譬ツ
ケーゾが形成され、本発明の方法は半導体装置の信頼性
の向上に寄与するものである。
第１図は、従来技術による半導体チップ・ヤツケーノの
断面図、第２図は、第１図のチップの平面図、第３図と
第４図は、本発明の方法を実施する工程におけるチップ
を示す断面図と平面図である。 １・・・チップ、２・・・ステーゾ、３・・・リード、
４・・・配線、５・・・モールド樹脂、６・・・α線か
ら保護されるべきチップの領域、７・・・配線電極が形
成されるチップの領域、８・・・シリコーン膜、１１・
・・薄膜。 特許出願人 富士通株式会社 代理人 弁理士 松 岡 宏四部 第１図 ］ 第２図 ゛）３１ 第４１″
断面図、第２図は、第１図のチップの平面図、第３図と
第４図は、本発明の方法を実施する工程におけるチップ
を示す断面図と平面図である。 １・・・チップ、２・・・ステーゾ、３・・・リード、
４・・・配線、５・・・モールド樹脂、６・・・α線か
ら保護されるべきチップの領域、７・・・配線電極が形
成されるチップの領域、８・・・シリコーン膜、１１・
・・薄膜。 特許出願人 富士通株式会社 代理人 弁理士 松 岡 宏四部 第１図 ］ 第２図 ゛）３１ 第４１″
Claims (1)
- 半導体チッｆ表面上に、溶媒をほとんど書まない液状材
料を滴下し、尚該材料を硬化して皺チッｌ上に保Ｓ＊を
形成する方法にして、蟲腋材料が液状である間に当該材
料上にチップ寸法よりも大でない絶縁性薄膜を配置し、
しかる後に幽諌材料を硬化することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098565A JPS58135A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098565A JPS58135A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135A true JPS58135A (ja) | 1983-01-05 |
| JPS6332267B2 JPS6332267B2 (ja) | 1988-06-29 |
Family
ID=14223198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098565A Granted JPS58135A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04197059A (ja) * | 1990-11-28 | 1992-07-16 | Toshiba Corp | 電気機器の冷却構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201033A (en) * | 1981-06-01 | 1982-12-09 | Burroughs Corp | Method of adhering protective film to integrated circuit |
-
1981
- 1981-06-25 JP JP56098565A patent/JPS58135A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201033A (en) * | 1981-06-01 | 1982-12-09 | Burroughs Corp | Method of adhering protective film to integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04197059A (ja) * | 1990-11-28 | 1992-07-16 | Toshiba Corp | 電気機器の冷却構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6332267B2 (ja) | 1988-06-29 |
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