JPS58143492A - 感知増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯＳメモリ・アレイにおけるメモリ・セルに
ｍｃ憶されたデータの状態を判定するために用いられる
感仰増幅器に係シ、更に具体的にいうと、本発明はＥ　
Ａ　Ｒ　Ｏ　８　（ＥｌｅｃｔｒｉｃａｌｌｙＡｌｔｅ
ｒａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｓｔｏｒａｇｅ　）
デバイスに用いるに適した感仰増幅器に係る。

現在入手しうる基本的な２つのタイプのＭＯＳメモリと
してダイナミック・タイプのもの及びスタチック・タイ
プのものがある。スタチック・タイプのものは動作、設
計、プロセス制御の容易性が主として重要である様な応
用面において好ましいものである。こｎは、スタチック
・タイプのＭＯＳメモリがダイナミック・タイプと異な
り胸期的なりフレクランプを必要としないという事実に
よる。動刃、ダイナミック・タイプは低電力消費、高速
度、高記憶密度を要求す４るる月面において有利である
。

ＥＡＲＯＳメモリの列はＩ　Ｅ　Ｅ　Ｅ　Ｔｒａｎｓａ
ｃｔｉｏｎｓｏｎ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃ
ｅａ　　、　　Ｖｏｌ，　　Ｅ　　Ｄ　　−　　２　　
８　　、　Ａ９　、Ｓｅｐｔ．　　１　９８　１、第・
１０４７ｊｉ〜第１０５３１に示されるＤｔＭａｒｉａ
　　等の’Ｄｕａｌ−Ｅｌｅｃｔｒｏｎ−Ｉｎｊｅｅｔ
ｏｒ−Ｓｔｒｕｅｔｕｒｅ　Ｅｌｅｃｔｒｉｃａｌｌｙ
　Ａｌｔｅｒａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏ
ｒｙ　Ｍｏｄｅｌｉｎｇ　５ｔｕｄｉｅｓ　　”に開示
されている。このタイプのメモリにおいては、ビット線
上の相対的に小さい電流を検出することが必要である。

その検出の機能は、多数のメモリ・セルが単一のビット
ｉを共有するという事実によって相対的に大きなキャパ
シタンスでもって分路されるというが故に俵雑で、ある
、 ８１図はこのタイプのメモリにおけるセル及びビット線
の回路モデルを示す図である。回路のセル部は選択され
たセルに関して論理（置部ちデータ１に対しては工。１
の固定圃を有する電流Ｉ。が流さｎ、データＯに対して
はＤ電流、更に全ての非選択セルに関して０値の電流状
態が呈せられる電流源２１である。電流源２１はＣのキ
ャパＬ シタンス直を有するビット線キャパシタンス２２によっ
て分路される。第１図５示される電圧ｖＢＬが感知増幅
器の感知するビット線上に現われる電圧である。

ＥＡＲＯＳセルの各々が直列になった２個のトランジス
タを含むので、電流Ｉ　　の大きさはＥ１ ＡＲＯ８ｆバイスに於ては相当小さい。セルにおける２
つのトランジスタの直夕ＩＪ接続体はセルが選択される
とそれ自体トランジスタである列選択（Ｙ選択）スイッ
チを介してビット線へ接続される。

３個のトランジスタの直列接続によって、各々のトラン
ジスタはそのドレイン電圧−電流特性の線形領域に於け
る動作を行なう。その線形領域において、トンイン電流
はドレイン電圧に比例した状態で変化する。すなわち電
流■　　は電圧ｖＢＬ（４゜ が増すにつれて増大する。

従来技術における感知増幅器の設計はデータ人力信号が
トランジスタをオンもしくはオフに転する晰−のトラン
ジスタを用いたものから非常に複雑なりロック増幅装置
を用いるものまで多様であるｃ後者のタイプの例はＩ　
Ｂ　Ｍ　　Ｊｏｕｒｎａｌ　Ｒｅｓ。

Ｄｅｖｅｌｏｐ、、Ｍａｙｓ　　１９８０％　１ｌｒ２
８３−第２９０頁におけるに、Ｓｓ　Ｇｒａｙの＠Ｓｒ
”　Ｃｒｏｓａ　−Ｃｏｕｐｌｅｄ　Ｃｈａｒｇｅ−Ｔ
ｒａｎｓｆｅｒ　５ｅｎｓｅ　Ａｍｐｌｉｆｉｅｒａｎ
ｄ　Ｌａｔｃｈ　５ｅｎｓｅ　Ｓｃｈｅｍｅ　ｆｏｒ　
Ｈｉｇｈ−ＤｅｎｓｉｔｙＦ　ｆ２Ｔ　　Ｍｅｍｏｒｉ
ｅｓ”に開示されている。

Ｉ　Ｅ　Ｅ　Ｆ、　　　Ｊ、　　５ｏｌｉｄ−８ｔａｔ
ｅ　　Ｃ１ｒｃｕｉｔｓ。

Ｏｃｔ、１９７７の第５０７〜第５１４頁に示されるＭ
ｕｌｌｅｒ等の”Ａｎ　　８１９２−　Ｂｉｔ　Ｅｌｅ
ｃｔｒｉｃａｌｌｙＡｌｔｅｒａｂｌｅ　　ＲＯＭ　　
Ｅｍｐｌｏｙｉｎｇ　Ａ　０ｎｅ−Ｔｒａｎｓｉｓｔｏ
ｒＣｅｌｌ　ｗｉｔｈ　Ｆｌｏａｔｉｎｇ　Ｇａｔｅ　
　”と題する論文に開示される、ＥＡＲＯ８装置と共に
用いる事を特に意図した池の感知増幅器においては、シ
ュミット・トリガ回路が用いられる。この回路は、相対
的に低いビット線電圧と非常に広いビット線電圧変動幅
のワインドクの故にセル電流が非常に小さい点でいくつ
かの欠点を有する。これによって最適速度より低速のメ
モリ装置しか得られない。

池の感知増幅器がＩ　Ｅ　Ｅ　Ｅ　　Ｊ、　５ｏｌｉｄ
　５ｔａｔｅＣｉｒｃｕｉ　ｔｓ、Ｊｕｎｅ　　１９Ｂ
　［１％ｉ３１１頁ないし第３１５ｄのＢ、　Ｇｉｅｂ
ｅｌの°’Ａｎ　　８Ｋ　　ＥＥＰＲＯＭ　　Ｕｓｉｎ
ｇ　ｔｈｅ　　Ｓ　ＩＭＯ８Ｓｔｏｒａｇｅ　Ｃｅ１ｌ
”と題する論文の特に第６図において開示されている。

この感知増幅幅器もまたセル電圧が電源電圧を追尾しな
い事、セル内にデータ０が記憶されているかあるいはデ
ータ１が記憶されているか全判定する閾値電工が電源レ
ベルに対するよりも接地レベルに対してより近い点で欠
点を有する。従って、セ々電圧は最大セル電流を与える
様には最適化されず、よってこの場合にもメモリ動作か
遅速什する。更に、感知増幅器回路はその出力電圧を論
理レベルに変換する為の別個の回路を必要とする。

本発明が関連する同じタイプの従来技術の感知増幅器の
池の例がＩ　Ｅ　Ｅ　Ｅ　Ｊａ゛５ｏｌｉｄ″″５ｔａ
ｔｅＣｉｒｅｕｉ　Ｌｓ−Ｊｕｎｅ　　１９８２、第３
４６頁ないし第３５３頁のＨａｇｉｗａｒａ等の”　Ａ
　　１６ＫｂｉｔＥｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａａ
ａｂｌｅ　　ＰＲＯＭ　　ＵｓｉｎｇＮ−Ｃｈａｎｎｅ
ｌ　５ｔ−Ｇａｔｅ　ＭＮＯＳ　　Ｔｅｃｈｎｏｌｏｇ
ｙ”と題する論文の第１０図に示される。この感知増幅
器は電圧変換手段を有し、電源電８Ｅ全追尾しない固定
された基準電圧でもって動作する。また閾圃電圧ワイン
ドヮが極めて広く、よってメモリは前述の他の従来技術
と同じ欠点を有する。この増幅装置においては、電源電
子に於ける変動を補償する事を意図する電圧変換回路が
用いられる。しかしながら、回路内の種々のトランジス
タのエンハンスメントもしくはデプレッション閾値亀子
の変化に補償されない、用いられる回路装置によって、
直＋ｌＪ接続のデバイスのエンハンスメントモジくはデ
プンツション＠Ｃ直電子における変化は付加的であって
、電圧変換において得らｎる利点を相殺してしまう。

従って不発中の目的は記憶セルのデータ状態を感知する
に要する時間が短縮されるＥＡＲＯＳデバイスの為の感
知増幅器全提供することにある。

本発明の池の目的は電の電圧の変動がセルの速度に影響
を与えず、増幅器の比較動作の精度を乱ざない様な感知
増幅器全提供する事である。

本発明の更に能の目的はビット線電８Ｅ変動幅ワインド
ワが狭く、ビット線電千が増大したセル電流を与える様
に最適化された感知増幅器を与える事にある、 ｃ本発明の概要〕 上記の及び他の本発明の目的は１つの入力が対応するビ
ット線へ結合された比較回路及び該比較回路の他の大力
に結合された基準電田源會有する感知増幅器によつで達
成される。基準電圧は該電圧を電源電圧よりも低い固定
亀用に維持する回路によって与えられる。更に、電圧ク
ランプ回路がビット線に接続され、感知されつつあるセ
ルの状態を正確に感知するのに必要な電圧を超えたビッ
ト線電圧の負の変動を阻止する。この様にして基準電圧
が与えられることによって、感ｔＨＪテれるセルへ高い
正電圧を印加する事が可能となり、よってセル電流の大
きさを最大にすることができ、よってセルのデータ状態
を正確に判定する速度を最大にすることができる、゛ビ
ット線電土がスイッチング点から離れる方向に変化する
につれてスイッチ点へ向って逆方向にビット線電圧を駆
動し、駆動機能を増大させるプル・アップ回路も用いら
れる。

比較回路からの出力信号を外部回路の駆動のために受は
入れうる論理レベルへ変換する出力回路が用いられる。

〔実ＩＭ１２す〕 本発明の感知増幅器のブロック図を第２図に示す。８１
図に示し且つ上述した様に、ビットａＢ／Ｌはデータ１
に対して電流Ｉ。１葡、データ０に対してＯ電流全出力
する電流源２１によって電気的に示さｎる。電流源２１
は百〇　　（ビットＬ ？ＩＢＢ／Ｌの分布製置である）を示すキャパシタンス
２２によって分路されるｃｔ電源１及びキャパシタンス
２２を含む回路を回路１１として示す。

実用的に於てはよシ多数のビット線及び感知増幅器が用
いられ、第２図の単一ビット線及び感知増幅器は明瞭に
図示する目的で示されるものである事はいうまでもない
。

比較回路１４０１つの大力に直接ビット線Ｂ／Ｌが接続
され、池の大力には基準電圧光年回路１５からの基準電
８ＥｖＲ１カ咄給される。基準電圧ｖＲＥＦは電源電圧
”ＤＤより低い固定はれた電圧Ｖｘに常時維持される様
に発生さ：ｆＬる。これについては以下に於てより詳細
に示す。

ピッ）＃Ｂ／Ｌに対して更にクランプ回路１２が接続さ
れる。その目的はビット線電圧ｖＢＬの電圧の変動幅が
、感知されているセルの正しも状態を決定するのに必要
な最小変動を大きく超過するのを阻止するためである。

更に、ピッ）＃Ｂ／Ｌに対してプル・アップ回路１３が
接続される。

回路１３の目的はビット線Ｂ／Ｌ上に最適の電圧を与え
ること及び負の変動においてビット線電圧Ｖ　　が基準
電圧Ｖ　　　以下に一旦降下する場ＢＬ　　　　　　　
　　　　ＲＥＦ 合に、正の方向にピット線電圧音引く漸増する駆動力を
与える事にある。

第２図に示される回路全第３図の回路図と関連してよシ
詳細に説明する。第３図に示される様に、３つのＭＯＳ
　　ＦＥＴｆバイス叩チエンハンスメント形テハイスＱ
７及びデプＶツション形デバイスＱ１１、Ｑ１２ｉ用い
てクランプ回１１１２ｄ［成される。デバイスＱ７のド
レインはデバイスＱ１１のドレイン及びゲートと共に電
８Ｅｖ　　の正Ｄ の電源へ接続されている。デバイスＱ１１のソース、デ
バイスＱ７のゲート及びデバイス。１２のドレインは相
互に接続されている。デバイスＱ１２のソース及びゲー
トは接地されている。デバイスＱ７のソースに於けるク
ランプ回路１２のＩｆ、刀はビット線Ｂ／Ｌへ接続され
る。

プ亮・アップ回路１３は、ゲート及びソースがビット＠
Ｂ／Ｌへ接続され、ドレインが電源Ｖ。Ｄへ接続された
単一のデプレッション形デバイスＱ８で構成される。

比較回路１４は差動増幅器構成のエンノ・ンスメント形
ＭＯ８ＦＥＴデバイスＱ１、Ｑ６及びデプレッション形
デバイスＱ２及びＱ５の４個のデバイスで構成されてい
る。デバイスＱ２及びＱ５のドレインは電源Ｖ　　へ接
続さｎ１デバイスＱＤ ５のゲートはピッ）線Ｂ／Ｉ、へ接続され、デバイスＱ
５のソース及びデバイスＱ６のドレインはデバイスＱ２
のソース及びデバイスＱ１のドレインと同様に相互に接
続される。アバイスＱ１及びＱ６のソースは接地でれ、
デバイスＱ１及びＱ６のゲートは相互に接続されると共
に、デバイスＱ１のドレインへ接続される。比較回路１
４の出力はデバイスＱ６のドレインに於て得らｎる、基
準電圧発生回路１５は２個のデプレッション形デバイス
Ｑ３及びＱ４で構成される。デバイスＱ３のゲート及び
ドレインは電＠ｖＤＤへ接続される。デバイスＱ３のソ
ースは比較回路１４のデバイスＱ２のゲートへ及びデバ
イスＱ４のドレインへ接続される。デバイスＱ４のゲー
ト及びソースは接地される。基準電ＦＥＶ　　　　はデ
バイス。

ＲＥＦ ４のドレイン−ソース間に生じる。このｔＩＥの基準極
性が第３図において表示されている。

バッファ／レベル・シフタ出力回路１６はデプレッショ
ン形テバイスＱ９及びエンハンスメント形デバイスＱＩ
Ｏでもって構成される。デバイスＱ９及びＱ１０は直列
接続され、デバイスＱ９のドレインは電源ｖＤＤへ接続
され、デバイスＱ１０のドレインは接地されている。デ
バイスＱ１゜のゲートはデバイスＱ６のドレイン上。の
比較回路１４の出力へ接続されている。増幅器からの出
方信号Ｖ。ＵＴはデバイスＱ９の相互接続されたゲート
及びソースとデバイスＱＩＤのドレインに於て得られる
。

第５図はビット線Ｂ／Ｌ及び他の回路へ相互接続された
ビット線プル・アップ回路１３の回路を示す。第４図は
デバイスＱ８の電流−電圧特性を示すグラフである。グ
ラフにおいて工８はデノくイスＱｌ流れる電流、■　　
はデノくイスＱ８のゲＨ８ 一ト・スＶンヨルド電圧である。

ここで、データＤ金記・憶するセル全ビット線Ｂ／Ｌか
ら切り離し、データ１全記憶するセルをそれへ接続する
様に列選択スイッチ（図示せず）の状態が変わったもの
と仮定する。これは図示される拳−セルにおける０から
１へのデータの変更と等価である。この場合、Ｉ　ｃ　
＝、Ｉ。１である。所定のデバイス寸法によりｒ　　　
＞Ｉ８であるので、“　Ｃ１ ｖ　　　ａｉｍレベルへ引かれ、キャパシタンス２Ｌ ２はＩ　　−１の大きさの電流だけ放電される。

８　　　　　Ｃｌ キャパシタンス２２が放電される割合、すなわちＶ　　
の変化の割合は放電電流’８−’ＣＩの大Ｌ きさによって決定さｎる。■　　　を電源電圧ｖＤＤＥ
Ｆ 付近に選ぶ事によって、放電電流が最大にでれる。

これは第４図のグラフからも理解しうる。放電の開始時
において、ビット線電圧はｖＢＬ＝ｖＤＤである。この
時ｌ８＝０で、よってキャパシタンス２２の放電の開始
点では、全電流Ｉ。１がキャパシタンス２２を放電させ
るために用いうる。キャパシタンス２２が放電さｎるに
つれて、ビット線電圧ｖＢＬが減少する。しかしながら
、デバイスＱ８はその線形領域にバイアスされているの
で、デバイスＱ８への電流Ｉ８はその飽和直Ｉ　８（最
大）に達する前に増加する。デバイスＱ８は、デバイス
９％性曲線の曲折点の頂点が電圧ｖＢＬ−ＤＤ　　　Ｔ
Ｈ８ＲＥＦに達する様に′９イアＶ　　　　　−Ｖ　　
　　　　＝Ｖ スされる。ビット線電ａｌ：ｖＢＬがスイッチング点の
電圧Ｖ　　　を通過するにつれて、デバイスＱＦＪＦ ８から最大電流が供給され、よってキャパシタンス２２
の放電が低速になる。

ンス２２が更に放電する事は一旦スイツチング点を通過
すると不利になる事に注目されたい、更に、データ０を
記憶するデータ・セルが後のデータ感知動作においてピ
ット線Ｂ／Ｌへ接続される場合にキャパシタンス２２が
再光電されねばならないので、キャパシタンス２２が更
に放電するとデバイスの動作を遅速化する。

もしもデータ線Ｂ／Ｌがデータ１全記憶するセルから切
り離され、データ０を含むセルへ接続されるならば、キ
ャパシタンス２２は充電さ扛、ピッ）ｉｔＥＥは正に駆
動され電源電圧Ｖ。０へと増加する間にスイッチング点
ｖ２通過する。

ＥＦ キャパシタンス２２の充電の開始点ではＩＣ＝０であっ
て、金策υｒＬｆ８（ｍａｘ）が充電動作全実行するた
めに用いつる。すなわちキャパシタンス２２はＶ　　方
向へ急速に引かれ、基準電圧”ＲＥＦＤ 全通過する。電ＩＥＶ　　　　ｉ通過したのち、テパｇ
Ｆ イスＱ８の動作は飽和モードから線形モードへ切り換わ
るｃＭＩ形モードにおりて、ビット線電ＦＥｖＢＬが増
加するにつれて、電流■８が減少する。即ちスイッチン
グ電圧ａＯち基準電圧Ｖｆ通過しＥＦ たのちキャパシタンス２２の充電が遅速化する。

これは次の点に於て有利である。即ち、キャパシタンス
２２の更に充電される事によっては何も利得がなく、キ
ャパシタンス２２は次の動作において放電のためによシ
長い時間を要するが故に、キャパシタンス２２が更に充
電される事によって串にデバイスの一動作が遅速化され
るだけである点に於て有利である。

第３図を再び参照し、基準電圧発生回路１５を説明する
。ＭＯＳデバイスの公知の動作原理から、第３図に示さ
れるデバイスＱ３及びＱ４の接続に関して次の様な関係
が飼示されうる。

Ｉ　　＝２λ　（−Ｌ？ｙ　　）Ｖ　　及び５　　　３
　２　　　パ、・ＴＨ３ｘ ■　＝λ　（−Ｖ　　　　）” ４　　　４　　　　　　ＴＨ４ ここで、λ　＝＝（１）　であって、 ｎ２　　　　ｌｎ γ　＝デバイスｎの相互コンダクタンス及びこの回路に
おいて、デバイスＱ４は飽和領域で動作する定電流源と
してふるまい、デバイスＱ３して次の様に計算される。

Ｖ　を選択する事によってＱ４及びＱ３の相対的な幅対
長さ比全計算することができる。

第３図から容易に理解しうる様に、ｖＲＥＦ”ｖ　　−
■　であるゎ従って、スイッチング電圧ＤＤ　　　　　
ｘ 即ち基準電圧Ｖ　　　はＶ　　を追尾するがＶＤＤＦｔ
ＥＦ　　　　　ＤＤ よりｖ　ポルト低いレベルにある。即ち基準電圧ｖＲＦ
、Ｆは電源電圧ＶＤＤから一定の範囲内にあり、キャパ
シタンス２２の充電及び放電のために最大の用いうる電
源電圧が利用される。よってメモリ・デバイスの全体的
な動作速度を最大にすることができる。

集積回路の製造において、要素（レリえは絶対長さ、幅
及びドーピング濃度）の絶対直ヲ制御する事は困難であ
る。しかしながら、はとんど同一の特性を有する、ある
いは少なくとも予め定められたパラメータの比を有する
対になった要素もしくは組になった要素をうる事が可能
である。本発明における基準電圧発生回路１５は、種々
の閾饋電王、相互コンダクタンスγ及び幅対長さ比Ｗ／
Ｌの様なデバイス・パラメータが変動しても、相対比が
固定てれ、その結果Ｖ　をしてデバイスＱ３の問直電圧
Ｖ　　　の大きさを追尾させる事を保Ｈ３ 証するために上記の事実全利用するものである。

Ｑ３はスイッチ点における同じドレイン−ソース電圧金
有するＱ８とほぼ同じものとして作る事ができるので、
たとえ電゛源電圧及びデバイス・パラメータが相対的に
広い範囲にわたって変動しても、スイッチング点全所望
の”　ｖＤ　Ｄ−ｖＴ　Ｈ８ＲＥＦ＝Ｖ を維持する様にすぐれたトラッキングすなわチ追尾が実
施される。もしも−Ｖ　　　（デプレツシＨ３ ヨン閾値は負であλのでＶ　は正）にセットされるなら
ば、それは以下の式の様に示すことができる。

ａｖＴＨ３２ Δｖ　　ｚ−Δ”ＴＨ３ 各々の閾値電圧Ｖ　　は負であるので、量ΔｖＴＨ３Ｈ の正の直はその絶対直が減じつつある事を示す。

よってＶ　が閾値電圧ｖＴＨ３の大きさを追尾する事が
理解される。

次にクランプ回路１２を説明する。デ、＜イスＱ１１及
びＱ１２は夫々Ｑ３、Ｑ４とほぼ同じものテアル。即ち
、デバイスＱ１２にかかる電圧ＶＬＨＱ３及びＱ４の様
なデバイスよりなる回路と同様に電源電圧ｖＤＤｔｈ追
尾する。よって、電圧ｖＬはほぼｖＤＤより低い閾値電
圧に維持される。

このｔＥはエンノ・ンスメント形デノくイスＱ７のゲー
トへ供給される。ビット線電圧ｖＢＬがＶ　Ｌよシ低い
閾値電圧レベルになると、デノ（イスＱ７がオ／状態に
なる。デバイスＱ７はこのテノくイスをしてビット線電
圧ｖＢＬ’このレベルにクランプさせ得る様にデータ・
セルのＷ／Ｌ比と比較して相対的に高いＷ／Ｌ比會有す
る様に作られる。

電圧Ｖ　は電源電圧ｖＤＤ”追尾するので、クランプ・
ノベル従ってスイッチング点電圧ｖＲＥＦ付近の電圧ワ
インドワは電源電圧における変動を追尾する。このタイ
プの追尾が用いられないと、スイッチング点電圧及びワ
インドワ・レベルはよシ悪い事態における電源変動に備
える様にセットされねばならないであろう。これによっ
てビット線Ｂ／Ｌ上によシ幅の広い電圧変動を生じ、よ
ってメモリの全体的な速度を低下させる。

次に比較回路１４及α出力パツフア／レベル・シフタ回
路１６ｔ−説明する。第３図から容易に理解される様に
、比較回路１４のデバイスＱ１、Ｑ２、Ｑ５及びＱ６は
微分増幅回路の形に接続されている。前記の如く、基準
電圧発生回路１５のデバイスＱ３及びｑａｈ電源電圧Ｖ
　　に近密にトＤ ラッキングを行なう基準電ＥＥｖ　　　を与える。

ＲＥＦ 基準電圧ｖ　　　を用いて、デバイスＱ１及びＱＥＦ ２は電圧ｖｙ（Ｖ、、における変動によってはほとんど
変動せず、エンノ・ンスメント形デバイスの閾値電圧変
動を追尾する）全与える。これは数式％式％ デバイスＱ１及びＱ２に夫々流れる電流ヲ１１及びＩ、
とすると、 ■　＝λ　（ｖ　　−ｖ　　　　）’、１　１　　ｙＴ
ＨＩ Ｉ、＝λ　（ｖ　　　　−ｖ　　−ｖ　　　、戸、ｌ　
　２　　　ＲＥＦ　　　ｙ　　　ＴＨｊここでＶ　　　
及びＶ　　　は夫々デバイスＱ１ＴＷＩ　　　　ＴＨ２ 及びＱ２の閾値電圧である。■１＝■２とすると、（Ｊ
／□２．・／へｖ　−ｖ　　　）＝ｖ　　イー、　、１
　　１　　　　　　ｙ　　　ＴＨＩ　　　　ＲＥＦ　　
ｙ　　　ＴＨ２すなわち”ｖｙ−ｖＴＨＩ）＝ｖＲＥＦ
−ｖｙ−”ＴＨ２、ここでＧ＝（λハ、）１／２である
。

１ よってＶ　は次の様に計算することができる。

Ｇ〉〉１ゆえ、−くく１及び土２１７あ１＋Ｇ　　　　
　　　１＋Ｇ る。

よって、Ｖ　はｖＲＦ、Ｆ”ＤＤ及び”ＴＨ２における
変動に実質的に敏感でなく、エンノ・ンスメント閾値ｖ
’を追尾する事を理解すること力；ＨＩ できる。

デバイスＱ２及びＱ５とデバイスＱ１及びＱ６とは同じ
になる様に作られる′６即ちｖＢＬが正確にスイッチン
グ基準電圧Ｖ　　　にある場合、比ＥＦ 較回路１４はバランスされ、ｖ　＝Ｖ　である。

ｚ　　　　　　ｙ デバイスＱ９及びＱＩＯからなる増幅器がノ（ランスさ
れると、それは線形領域において動作している。これは
最大のスイッチング速度即ち動作速度を生じるための最
適のバイアス点である。デバイスＱ１、Ｑ６及びＱ１０
は全て同じソース−基板ｔＥＥ’に有するエンハンスメ
ント形デバイスであるので、それらの問直電圧変動は近
密にトラッキングし、プロセス変動があってもバランス
された状態が維持される。

【図面の簡単な説明】

第１［ＩＪＥＡＲＯＳデバイスにおけるビット線の回路
モデルを示す図、第２図は感知増幅器のブロック図、第
３図は本発明に従って構成した感知増幅器のブロック図
、第４図は電流−電Ｆｆ、％性を示すグラフ、第５図は
ビット線プル・アップ回路、電圧レベル比較回路及びク
ランプ回路よりなる回路モデルを示す図である。 １２・・・・クランプ回路、１３・・・・プル・アップ
回路、１４・・・・比較回路、１５・・・・基準電圧発
生回路、１６・・・・バッファ／レベル拳シフタ出力回
路。

Claims (1)

1. 【特許請求の範囲】 電源電圧から所定の電圧差のレベルを維持する様に上記
   を源電圧會トラッキングする基準電圧発年回路と、 第１の入力がメモリ・セル線へ結合さｎ１第２の入力が
   上記基準電圧を受は取る様に結合された微分増幅回路と
   、 上記メモリ・セル線における負の電圧変動を上記基準１
   ！圧よシわずかに低い所定の電圧レベルに制限するため
   に上記メモリ・セル線へ結合された電圧クランプ回路と
   を有する感知増幅回路。