JPS58145156A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58145156A JPS58145156A JP57028314A JP2831482A JPS58145156A JP S58145156 A JPS58145156 A JP S58145156A JP 57028314 A JP57028314 A JP 57028314A JP 2831482 A JP2831482 A JP 2831482A JP S58145156 A JPS58145156 A JP S58145156A
- Authority
- JP
- Japan
- Prior art keywords
- type
- insulating film
- semiconductor device
- depletion type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にＭＯ８＠Ｏ８電界効果
トランジスタる。
トランジスタる。
近年、ＭＯ８電界効果トランジスタにおいて、素子の高
性能化のための勢力は、一方では高電圧高電猾を特徴と
する高電力化であり、もう一方では高速高電流利得を特
徴とする高周波化である。
性能化のための勢力は、一方では高電圧高電猾を特徴と
する高電力化であり、もう一方では高速高電流利得を特
徴とする高周波化である。
ＭＯ８型電界効果トランジスタの高周波化のための性能
係数（Ｆｉｇｕｒｅ ｏｆ ｍｅｒｉｔ）Ｆは、素子
特性及び素子構潰パラメータで表わすと である。ここでｇｍ、Ｃｉｎは素子の相互コンダクタン
ス、入力容量でありμ、 Ｖ’Ｇ 、 Ｖｄ 、 Ｌは
それぞれキャリア移動度、正味のゲート電圧、キャリア
のドリフト速度、実効チヤネル長である。これらの指数
から高周波化のための条件は第１にチャネル長の低減で
あり次に、キャリア移動度の向上とバイアス電圧の上昇
、従ってキャリアのドリフト速度に依存する。これらの
要請から現状では、チャネル長は １μｍ以下のサブミ
クロンの寸法が要求されており、この寸法の微小化に伴
って種々の製造上の制御性の問題が生じている。すなわ
ち、チャネルｈはもちろんのことしきい値電圧がばらつ
いたり、ドレイン耐圧が減少するといった欠点がある。
係数（Ｆｉｇｕｒｅ ｏｆ ｍｅｒｉｔ）Ｆは、素子
特性及び素子構潰パラメータで表わすと である。ここでｇｍ、Ｃｉｎは素子の相互コンダクタン
ス、入力容量でありμ、 Ｖ’Ｇ 、 Ｖｄ 、 Ｌは
それぞれキャリア移動度、正味のゲート電圧、キャリア
のドリフト速度、実効チヤネル長である。これらの指数
から高周波化のための条件は第１にチャネル長の低減で
あり次に、キャリア移動度の向上とバイアス電圧の上昇
、従ってキャリアのドリフト速度に依存する。これらの
要請から現状では、チャネル長は １μｍ以下のサブミ
クロンの寸法が要求されており、この寸法の微小化に伴
って種々の製造上の制御性の問題が生じている。すなわ
ち、チャネルｈはもちろんのことしきい値電圧がばらつ
いたり、ドレイン耐圧が減少するといった欠点がある。
本発明は上記欠点を除き、制御性が良く、且つ高周波特
性の優れたＭＯ８電界効果型の半導体装置を提供するも
のである。
性の優れたＭＯ８電界効果型の半導体装置を提供するも
のである。
本発明の半導体装置は、−主面が（１００）面である一
導電型半導体基板の該−主面に設けられた逆向き台形の
溝部と、前記溝部の傾斜面の一方に設けられ前記半導体
基板と逆導電型のソース領域と、前記溝部の他方の傾斜
面に設けられたデプレッション型のＭ２Ｓ部と、前記溝
部の底面に設けられたエンハンスメント型のＭ２Ｓ部と
、前記デプレッション型ＭＯ８部に接続して前記半導体
基板の一主面に設けられた逆導電型のドレイン領域とを
含んで構成される。
導電型半導体基板の該−主面に設けられた逆向き台形の
溝部と、前記溝部の傾斜面の一方に設けられ前記半導体
基板と逆導電型のソース領域と、前記溝部の他方の傾斜
面に設けられたデプレッション型のＭ２Ｓ部と、前記溝
部の底面に設けられたエンハンスメント型のＭ２Ｓ部と
、前記デプレッション型ＭＯ８部に接続して前記半導体
基板の一主面に設けられた逆導電型のドレイン領域とを
含んで構成される。
前記デプレッション型及びエンハンスメント型ＭＯ８部
は前記溝部の表面に絶縁膜を設け、該絶縁膜上に金属膜
を設けることにより形成される。
は前記溝部の表面に絶縁膜を設け、該絶縁膜上に金属膜
を設けることにより形成される。
前記絶縁膜は前記半導体基板の一主面上の絶縁膜に接続
して形成され、かつ前記デプレッション型及びエンハン
スメント型ＭＯ８部の絶縁膜の厚さよりも前記ソース領
域及びドレイン領域の絶縁膜の厚さの方が大きいように
形成される。
して形成され、かつ前記デプレッション型及びエンハン
スメント型ＭＯ８部の絶縁膜の厚さよりも前記ソース領
域及びドレイン領域の絶縁膜の厚さの方が大きいように
形成される。
本発明の半導体装置は、前記ドレイン領域から流れ出る
ドレイン電流の使用範囲の最大値をＩＤ。
ドレイン電流の使用範囲の最大値をＩＤ。
ｍａｘとするとき
ＶＴＩ ：エンハンスメント型ＭＯ８のターンオン電圧
５−
ＶＴ２：デプレッション型ＭＯ８のターンオン螺圧
μ７：デプレツシヨン型ＭＯ８のキャリア移動度
１２：デプレッション型ＭＯ８のチャネル長ＣＯＸ、２
：デプレッシ冒ン型ＭＯ８のゲート絶縁膜容量 Ｗ：Ｍ２Ｓ部のチャネル幅 なる式（１）が成立するように形成される。
：デプレッシ冒ン型ＭＯ８のゲート絶縁膜容量 Ｗ：Ｍ２Ｓ部のチャネル幅 なる式（１）が成立するように形成される。
次に本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例の製造方法を
説明するための工程断面図である。
説明するための工程断面図である。
まず、第１図（ａ）に示すように、−主面が（１００）
面であるＰ型シリコン基板の一主面に通常の方法により
Ｎ型領域２を形成し、その上に５ｉｎ２等の絶縁膜３ｆ
設ける。更にその上にホトレジスト膜４を設け、露光、
現像し開口部を設ける。ホトレジスト膜４をマスクにし
て絶縁膜３をエツチングして幅りの窓５をあける。
面であるＰ型シリコン基板の一主面に通常の方法により
Ｎ型領域２を形成し、その上に５ｉｎ２等の絶縁膜３ｆ
設ける。更にその上にホトレジスト膜４を設け、露光、
現像し開口部を設ける。ホトレジスト膜４をマスクにし
て絶縁膜３をエツチングして幅りの窓５をあける。
６−
次に、第１図ｔｂ＋に示すように、（１１１１而の方が
他の而と比較してエツチング速度が遅いような異方性エ
ツチング液、例λ、ばＫＯＨ＠液等を用いて基板１を異
方性エツチングして逆向き台形の溝部６を設ける。溝部
６のＩＩＩｆ＋面が（１，１１）面、底面が（１００）
而となる。また、Ｎ型懺域２は二つに分けらする。これ
全ソース領域２′ 、ドレイン領域２“とする。次に溝
部６の一方の傾斜面に入射角管θだけ傾けたイオン注入
によりＡｓ、Ｐ等のドナー不純物をイオン注入し、熱処
理＃−を施し、Ｎ型ソース領域７を形成する。
他の而と比較してエツチング速度が遅いような異方性エ
ツチング液、例λ、ばＫＯＨ＠液等を用いて基板１を異
方性エツチングして逆向き台形の溝部６を設ける。溝部
６のＩＩＩｆ＋面が（１，１１）面、底面が（１００）
而となる。また、Ｎ型懺域２は二つに分けらする。これ
全ソース領域２′ 、ドレイン領域２“とする。次に溝
部６の一方の傾斜面に入射角管θだけ傾けたイオン注入
によりＡｓ、Ｐ等のドナー不純物をイオン注入し、熱処
理＃−を施し、Ｎ型ソース領域７を形成する。
次に、ｆｆ１１図ｔｃ）に示すように、熱酸化等により
ゲート絶縁１［８’、８“及び層間絶縁膜８を形成した
後、ゲート絶縁膜９を形成する。最後にソース及びドレ
イン・１域２′ 、２“にコンタクト窓の開孔部を設け
、それぞれにＡＩ等の金属を極等を形成する。ここで、
）＠ ＩＩＪ１絶縁膜８のｎさはゲート絶縁膜８′、８
“より厚く形ルνすることが重装である。基板１とゲー
ト絶縁膜８′とゲート成極９とでエンハンスメント型Ｍ
ｏ５ｉｆｌｌ（以下Ｅ ｇ Ｍ２Ｓ部と記す）１０を形
成し、基板１とゲート絶縁膜８“とゲート電極９とでデ
プレッション型ＭＯ８部（以下り型Ｍ２Ｓ部と記す）１
１を形成する。このようにＥ型及びＤ型のＭ２Ｓ部を有
する半導体装置をＥｌ）−ＭＯｆＳ型電界効果トランジ
スタと称することにする。Ｅ型、Ｄ型の差異はターンオ
ン電圧によって規定されるが、このターンオン電圧は基
板の不純物濃度、ゲート酸化膜厚、８ｌ−８Ｉ０２系の
Ｑｓｓの関数であるばかりでなく、Ｓ ＋ −８ｉ Ｏ
２界面近傍にＢ、Ｐ、Ａ、ｓ等の不純物をドープするこ
とによって容易に制御できる。
ゲート絶縁１［８’、８“及び層間絶縁膜８を形成した
後、ゲート絶縁膜９を形成する。最後にソース及びドレ
イン・１域２′ 、２“にコンタクト窓の開孔部を設け
、それぞれにＡＩ等の金属を極等を形成する。ここで、
）＠ ＩＩＪ１絶縁膜８のｎさはゲート絶縁膜８′、８
“より厚く形ルνすることが重装である。基板１とゲー
ト絶縁膜８′とゲート成極９とでエンハンスメント型Ｍ
ｏ５ｉｆｌｌ（以下Ｅ ｇ Ｍ２Ｓ部と記す）１０を形
成し、基板１とゲート絶縁膜８“とゲート電極９とでデ
プレッション型ＭＯ８部（以下り型Ｍ２Ｓ部と記す）１
１を形成する。このようにＥ型及びＤ型のＭ２Ｓ部を有
する半導体装置をＥｌ）−ＭＯｆＳ型電界効果トランジ
スタと称することにする。Ｅ型、Ｄ型の差異はターンオ
ン電圧によって規定されるが、このターンオン電圧は基
板の不純物濃度、ゲート酸化膜厚、８ｌ−８Ｉ０２系の
Ｑｓｓの関数であるばかりでなく、Ｓ ＋ −８ｉ Ｏ
２界面近傍にＢ、Ｐ、Ａ、ｓ等の不純物をドープするこ
とによって容易に制御できる。
以上の如く形成したＥＤ、−ＭＯ８型心界効果トランジ
スタにおいてドレイン電流の使用範囲においてその最大
値を■Ｄ、ｍａｘとした時に次なる関係式が成立するよ
うに形成した事が本発明の第１の特徴でち６゜ ここで ＶＴＩ ： Ｅ型ＭＯ８のターンオン電圧ＶＴ
２ ： Ｄ型ＭＯ８のターンオン電圧μ２：Ｄ型ＭＯ８
のキャリア移動度 ｅ２．：Ｄ型ＭＯ８（Ｄチャネル長 ＣＯＸ、２ ： Ｄ型ＭＯ８のゲート酸化膜容量Ｗ：Ｅ
Ｄ型ＭＯ８のチャネル幅 第２図は第１図（Ｃ）に示した一実施例の等価回路図で
ある。
スタにおいてドレイン電流の使用範囲においてその最大
値を■Ｄ、ｍａｘとした時に次なる関係式が成立するよ
うに形成した事が本発明の第１の特徴でち６゜ ここで ＶＴＩ ： Ｅ型ＭＯ８のターンオン電圧ＶＴ
２ ： Ｄ型ＭＯ８のターンオン電圧μ２：Ｄ型ＭＯ８
のキャリア移動度 ｅ２．：Ｄ型ＭＯ８（Ｄチャネル長 ＣＯＸ、２ ： Ｄ型ＭＯ８のゲート酸化膜容量Ｗ：Ｅ
Ｄ型ＭＯ８のチャネル幅 第２図は第１図（Ｃ）に示した一実施例の等価回路図で
ある。
第２図において、Ｅはエンハンスメント型、Ｄはデブレ
ッシ田ン型を示し、点ＭはＥ部とＤ部の実効的な接点を
示す。この点Ｍでの電位ｙＶＭで表示する。
ッシ田ン型を示し、点ＭはＥ部とＤ部の実効的な接点を
示す。この点Ｍでの電位ｙＶＭで表示する。
第３図は第２図に示す等価回路の動作特性の一例の特性
曲線図である。Ｅ型、Ｄ型ＭＯ８のそれぞれの動作条件
は次の通りである。領域Ｉ 、 ＩＩにおいては、Ｅ部
がカットオフであるために電流は流れない。領域ｖ、■
においてはＥ部とＤ部の電流駆動能力が同程度となり、
双方が電諸制限項となるが、領域１．ｍＶにおいては、
Ｄ部の電流駆動能力がＥ部の駆動能力より大きいため、
全体として ９− は、Ｅ部のみによって電離が決定される。Ｅ部は飽和状
態であるので、この時の電Ｒを線形近似で示すと、 Ｄ部は領域■では非飽和、領域■では飽和状態となるが
Ｖｏの範囲は第３図から ＶＴ １（Ｖｃ ＜ＶＴ ｔ＋Ｖ／ａ （ＶＴ ｔ −
ＶＴ ｘ ） ・（４）このＶａの値から（３）式の電
ｉＩｎの範囲は直ちにα＝β２／／１ 従って、ＥＤ−ＭＯ８型トランジスタに於てなるように
素子パラメータを設定するとドレイン電流・ゲート電圧
特性はＥ型ＭＯ８部のみによって決まる。すなわち第１
図（Ｃ）において溝部６の底部のトランジスタによって
決められる。この底部は（１００）面であり斜面部の（
１１１）面と比較すると、ＭＯＳを形成した場合一般的
には、Ｑｓｓが小さく、表面移動度が大きい。これは前
述した高周波化には有利である。又、チャネル長の微小
化においては、第４図に示した９０くＥ型ＭＯ８部のチ
ャネル長ｌ−の決定は窓５０幅り、溝部６の閑さｔ及び
Ｄ型ＭＯ８部のチャネル長１２．ドレイン領域２“の接
合深さＸｊによってなされる。
曲線図である。Ｅ型、Ｄ型ＭＯ８のそれぞれの動作条件
は次の通りである。領域Ｉ 、 ＩＩにおいては、Ｅ部
がカットオフであるために電流は流れない。領域ｖ、■
においてはＥ部とＤ部の電流駆動能力が同程度となり、
双方が電諸制限項となるが、領域１．ｍＶにおいては、
Ｄ部の電流駆動能力がＥ部の駆動能力より大きいため、
全体として ９− は、Ｅ部のみによって電離が決定される。Ｅ部は飽和状
態であるので、この時の電Ｒを線形近似で示すと、 Ｄ部は領域■では非飽和、領域■では飽和状態となるが
Ｖｏの範囲は第３図から ＶＴ １（Ｖｃ ＜ＶＴ ｔ＋Ｖ／ａ （ＶＴ ｔ −
ＶＴ ｘ ） ・（４）このＶａの値から（３）式の電
ｉＩｎの範囲は直ちにα＝β２／／１ 従って、ＥＤ−ＭＯ８型トランジスタに於てなるように
素子パラメータを設定するとドレイン電流・ゲート電圧
特性はＥ型ＭＯ８部のみによって決まる。すなわち第１
図（Ｃ）において溝部６の底部のトランジスタによって
決められる。この底部は（１００）面であり斜面部の（
１１１）面と比較すると、ＭＯＳを形成した場合一般的
には、Ｑｓｓが小さく、表面移動度が大きい。これは前
述した高周波化には有利である。又、チャネル長の微小
化においては、第４図に示した９０くＥ型ＭＯ８部のチ
ャネル長ｌ−の決定は窓５０幅り、溝部６の閑さｔ及び
Ｄ型ＭＯ８部のチャネル長１２．ドレイン領域２“の接
合深さＸｊによってなされる。
（ψ−５５°）
例として、Ａ！−＝１μ”＋１ｚ＝１．５ ｔｔｍ、Ｘ
ｊ ＝０．３１１ＭとするとＬ＝３．４５μｍとなり、
チャンネル長１μｍの制御ｆ３４５μｍによってなされ
た訳であるからばらつき等を深さｔの制御を適当にする
ことにより、約１／３に減少することができる。これは
実際の製作上大きなメリットである。
ｊ ＝０．３１１ＭとするとＬ＝３．４５μｍとなり、
チャンネル長１μｍの制御ｆ３４５μｍによってなされ
た訳であるからばらつき等を深さｔの制御を適当にする
ことにより、約１／３に減少することができる。これは
実際の製作上大きなメリットである。
以上のように前記条件によれば、電離はＥ型Ｍ（１８部
のみによって決めらねる。このことは逆にＤ型ＭＯ８部
ではドレイン・ソース間の電圧の一部を相っているので
Ｅ型ＭＯ８部だけの場合と比較すると、高耐圧化を計る
ことが可能である。この時電流には影Ｉｉ＃全与えない
。次に、第１図（Ｃ１及び第４図に示すように、溝６の
一部の傾斜面にはイオン注入等によりソース領域を形成
したがゲート酸化膜形成時にこれらの高濃度拡散領域に
は増速酸化を引き起こす事が可能である。これらの増速
酸化によりソース領域２′ 、７及びドレイン領域２“
とゲート電極間に付随する寄生容ｔ’を低減させること
ができる。この溝部６の傾斜面にイオン注入する時、第
４図に示したように、入射角θはＥ型チャネル長１１と
溝部６の深さｔによって次式で表わされる。
のみによって決めらねる。このことは逆にＤ型ＭＯ８部
ではドレイン・ソース間の電圧の一部を相っているので
Ｅ型ＭＯ８部だけの場合と比較すると、高耐圧化を計る
ことが可能である。この時電流には影Ｉｉ＃全与えない
。次に、第１図（Ｃ１及び第４図に示すように、溝６の
一部の傾斜面にはイオン注入等によりソース領域を形成
したがゲート酸化膜形成時にこれらの高濃度拡散領域に
は増速酸化を引き起こす事が可能である。これらの増速
酸化によりソース領域２′ 、７及びドレイン領域２“
とゲート電極間に付随する寄生容ｔ’を低減させること
ができる。この溝部６の傾斜面にイオン注入する時、第
４図に示したように、入射角θはＥ型チャネル長１１と
溝部６の深さｔによって次式で表わされる。
例として、１ｌ＝ｔμｌ ｔ＝１．５ｔｔｍ（ｌｚ＝１
．５ｔｔｔｎ、ｘｊ＝０３μｍの時）の時θ＝５４’で
ある。以上のようにゲート・ソース間の寄生容量を減ら
すことを目的として、溝部６のソース側の傾斜面の酸化
膜厚をＥ及びＤ型ＭＯ８のゲート酸化膜厚より大きくな
るように形成した事が本発明の第２の特徴である。又、
Ｄ型ＭＯ８の制御をイオン注入によって行う場合、前記
ソース領域の場合と同様であり、入射角を（７）式に従
って調整すれば良い。
．５ｔｔｔｎ、ｘｊ＝０３μｍの時）の時θ＝５４’で
ある。以上のようにゲート・ソース間の寄生容量を減ら
すことを目的として、溝部６のソース側の傾斜面の酸化
膜厚をＥ及びＤ型ＭＯ８のゲート酸化膜厚より大きくな
るように形成した事が本発明の第２の特徴である。又、
Ｄ型ＭＯ８の制御をイオン注入によって行う場合、前記
ソース領域の場合と同様であり、入射角を（７）式に従
って調整すれば良い。
以上説明したように、本発明は逆向き台形の溝部を形成
したＥｌ）−ＭＯ８型成界効果トランジスタにおいて、
チャネル長或ｕ”を気的特性の制御性を向トさせ、素子
性能の高周波化を達成せしめることが可能であるという
効果ケ有す。
したＥｌ）−ＭＯ８型成界効果トランジスタにおいて、
チャネル長或ｕ”を気的特性の制御性を向トさせ、素子
性能の高周波化を達成せしめることが可能であるという
効果ケ有す。
第１図（ａｌ〜（Ｃ）は本発明の一実施例の製造方法を
説明するための工程断面図、第２図は第１図（Ｃ）に示
す一実施例の等価回路図、第３図は第１図（Ｃ）に示す
一実施例の動作特性の一例の特性曲線図、第４図は第１
図（Ｃ）に示す一実施例の幾何学的条件を説明するため
の図である。 １・・・・・・Ｉ〕型シリコン基板、２・・・・・・Ｎ
型領域、２′・・・・・・ソース領域、２″・・・・・
・ドレイン領域、３・・・・・・絶縁膜、４・・・・・
ホトレジスト膜、５・°°・・・窓、６・°。 ・・・溝部、７・・・・・・ソース領域、８・・・・・
・層間絶縁膜、Ｂ／ 、 Ｂ″−・・・・・ゲート絶縁
膜、９・・・・・・ゲート’＋を極、１０・・・・・・
エンハンスメントＭＯ８部、 １１・・・・・・テフレ
ノションＭＯ８部。 ＝１３−
説明するための工程断面図、第２図は第１図（Ｃ）に示
す一実施例の等価回路図、第３図は第１図（Ｃ）に示す
一実施例の動作特性の一例の特性曲線図、第４図は第１
図（Ｃ）に示す一実施例の幾何学的条件を説明するため
の図である。 １・・・・・・Ｉ〕型シリコン基板、２・・・・・・Ｎ
型領域、２′・・・・・・ソース領域、２″・・・・・
・ドレイン領域、３・・・・・・絶縁膜、４・・・・・
ホトレジスト膜、５・°°・・・窓、６・°。 ・・・溝部、７・・・・・・ソース領域、８・・・・・
・層間絶縁膜、Ｂ／ 、 Ｂ″−・・・・・ゲート絶縁
膜、９・・・・・・ゲート’＋を極、１０・・・・・・
エンハンスメントＭＯ８部、 １１・・・・・・テフレ
ノションＭＯ８部。 ＝１３−
Claims (4)
- （１）−主面が（１００）面である一導成型半導体基板
の該−主面に設けられた逆向き台形の溝部と、前記溝部
の傾゛斜面の一方に設けられ前記半導体基板と逆導電型
のソース領域と、前記溝部の他方の傾斜面に設けられた
デプレッション型のＭ２Ｓ部と、前記溝部の底面に設け
られたエンハンスメント型のＭ２Ｓ部と、前記デプレッ
ション型ＭＯ８部に接続して前記半導体基板の一主面に
設けられた逆導電型のドレイン領域とを含むことを特徴
とする半導体装置。 - （２）前記デプレッション型及びエンノ・ンスメント型
ＭＯ８部が前記溝部の表面に絶縁膜を設け、該絶４禄模
上に金属膜を設けて形成されることを特徴とする特許請
求の範囲第（１）項記載の半導体装置。 - （３）前記絶縁膜は前記半導体基板の一主面トの絶縁膜
に接続して形成され、かつ前記デプレッション型及びエ
ンハンスメント型ＭＯ８部の絶縁膜の厚さよりも前記ソ
ース領域及びドレイン領域の絶縁膜の厚さが大きいこと
を特徴とする特許請求の範囲第（１）項記載の半導体装
置。 - （４）前記ドレイン領域から帽れ出るドレインｔｔｔＡ
ｆの使用範囲の最大値をｉｎ、ｍａｘとするときここで ＶＴｌ：エンハンスメント型ＭＯ８のターンオン電圧 ＶＴ２：デプレッション型ＭＯ８のターンオン′邂圧 μ２：デプレソ７ヨン型ＭＯ８のキャリア移動度 １２：デプレッション型ＭＯ８のチャネル長 Ｃｏｘ、２：デプレッション型ＭＯ８のゲート絶縁膜容
量 Ｗ：Ｍ２Ｓ部のチャネル幅 なる式が成立するように形成したことを特徴とする特許
請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028314A JPS58145156A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028314A JPS58145156A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145156A true JPS58145156A (ja) | 1983-08-29 |
Family
ID=12245149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028314A Pending JPS58145156A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197375A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
| US6150693A (en) * | 1996-09-18 | 2000-11-21 | Advanced Micro Devices | Short channel non-self aligned VMOS field effect transistor |
-
1982
- 1982-02-24 JP JP57028314A patent/JPS58145156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197375A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
| US6150693A (en) * | 1996-09-18 | 2000-11-21 | Advanced Micro Devices | Short channel non-self aligned VMOS field effect transistor |
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