JPS58145225A - クロツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はクロック回路、特に１つのクロック信号から壺
数個の互いに位相の異なったクロック信号を得る回路に
関する。

前半導体メモリーのクロック信号について考えると、こ
れにはメモリーセルのプリチャージ信号、アドレスのプ
リチャージ信号、データのラッチ信号岬、多くのかつ互
いの位相関係にきびしい制限のあるクロック信号を必要
としている。たとえばスタチックＲＡＭについて見ると
、ディジット線のプリチャージ信号はアドレス（ワード
）線のプリチャージ信号よシ遅れている必要がある。つ
まりアドレスプリチャージ信号とディジットプリチャー
ジ信号が同位相であるか又はディジットプリチャージ信
号がアドレスプリチャージ信号より進んでいるとメモリ
ーセルのアドレスが開いている状態でディジット線がプ
リチャージされる事になり、前記メモリーセルの内容が
書き変えられたり又はプリチャージ用トランジスタとメ
モリーセルのトランジスタを通して貫通電流が流れると
言う危険がある。又逆にデータを読み出す時には前記と
同様の理由でプリチャージ信号が切れた後でアドレス信
号が出る必要がある。この場合はディジットプリチャー
ジ信号とアドレスプリチャージ信号の位相関係は前記と
逆になる。つまり第１図に示す様な２つのクロック信号
が必要になる。従来この様な信号を得る為には、フリッ
プフロップを用い、第２図に示す様な回路を用いていた
。同図において７リツプフロツプ９〜１１は１／２カウ
ンタとして動作している。第３図は第２図のタイｉング
図であり、各波形の前に付けられた文字、数字はその波
形が第２図の同じ記号で示されている各ゲート又はＦ　
／ｙの出力波形である事を示している。これかられかる
様に必要とするクロック信号φｌ、φ１を得ようとする
とその４倍の周波数の信号が必要となシ、素子数も消費
電流も増加すると言う結果になる。

本発明祉クロック信号によって制御されるスイッチと遅
延回路を組み合せる事によって素子数を増加させる事な
く１つのクロック信号から複数個のクロック信号を供給
出来るクロック回路を提供するものである。

本発明はクロック信号ＣＫとその逆相信号ＣＫによって
制御される４個のスイッチ及びクロック信号を入力とす
る遅延回路から成シ、前記遅延回路の入力端に接続され
るクロック信号を第１及び第４のスイッチの一方の端子
に入力し、該遅延回路の出力端子を第２、第３のスイッ
チの一方の端子に接続し、前記第１及び第２のスイッチ
の他方の端子同志を互いに接続しこの出方を第１のクロ
ック信号とし、前記第３、第４のスイッチの他方の端子
同志を互いに接続し、この出力を第２のクロック信号と
するものである。

次に本発明をその実施例に従い図面を用いて詳細に説明
する。

１１ｇ４図は本発明の一実施例を示している。１１は特
許請求範囲１で述べ九第１の遅延回路、１２は同じく第
２０遅嬌回路を示している第１の遅延回路はクロック信
号の立上シの贅化に対してのみ遅延の機能を持ち、第２
の遅延回路はりｐツク信号の立下シの変化に対してのみ
遅延の機能を持つから、出力信号φ□、とφ３はりｑツ
ク信号ＣＫに対して第６図に示すような位相差を持つ。

第５図は第４図の破線内の部分を特許請求の範囲４で述
べ丸裸に、該２つの遅延回路を１つの遅延回路とクロッ
ク信号で制御されるスイッチ群で置き換えた例である。

以下第５図に従って説明する。１〜４はクロック信号Ｃ
Ｉ＋　Ｃ雪で制御される相補型ＭＯ８）ランスファゲー
ト、５は２つのクロック信号φｈφ嵩の関に必要な位相
差を作り出す九めの遅延回路でＴｏシ通常はインバータ
と容量を組合せて実現される。６．７はそれぞれのクロ
ック信号のインバータバッファーを示している。今クロ
ック端子ＣＫが低（Ｌｏｗ）レベルの時を考えるとスイ
ッチ１とスイッチ４が導通状態、スイッチ２とスイッチ
３が非導通状ｌｌ１ＶＣＴｏる。つまり第１のクロック
信号φｌは遅延回路を通過した信号が、又部２のクロッ
ク信号φ３は遅延回路を通ら々い信号がそれぞれ出力さ
れている。次にクロック端子ＯＫ　カＬｏｗレベルカラ
高（Ｈｌｇｈ）レベルへ変化し九とすると、前記とは逆
にスイッチ２，３が導通、スイッチト、４が非導通とな
る。この時遅延回路の出力はその入力信号の変化からあ
る遅延時間ｔ１　　を持って替化するから嬉２のクロッ
ク信号φ１＃ｉ第１のクロック信号−１より遅れて変化
する。次にクロック端子ＣＫがＨｉｇｈレベルからＬｏ
ｗ　　レベルに変化し九とすると、各々のスイッチは最
初の状態、つまりスイッチ１．４が導通、スイッチ２．
３が非導通状態となる。この時には前述したのと同様に
遅延回路の出力はその入力の肇化からある遅延時間ｔ１
　を持って変化するからスイッチ４を通して第２のクロ
ック信号−８が変化してのちにスイッチ１を通して第１
のクロック信号φ、が変化する。第６図は以上の動作を
タイミング図で表わしたものである。第７図はクロック
信号を１／２に分周し、その信号で前記４個のスイッチ
を制御した例である。第８図は第７図に示した回路のタ
イミング図を示している。以上相補型ＭＯ８を例に取っ
て説明して来九が単チャンネルＭＯ８回路［４適用出来
るのは明らかである。

本発明は以上に説明した様に大木のクロック信号で制御
されるスイッチと適当な遅延回路を組み合せる事により
、７リツグ７０ツク等の回路を必要とせず大木のクロッ
ク信号と同周期でかつ互いに位相の異なり九複数個のク
ロック信号を得る事が出来る。

【図面の簡単な説明】

第１図は本発明によって得られるクロック波形の一例、
第２図は第１図の波形を得るために従来から用いられて
いる回路、第３図は第２図のタイミング図を示している
。第４，５図は本発明の一実施例を示している。 １〜４・・・・・・相補型ＭＯ８）ランスファーゲート
、５・・・・・・遅延回路、６．７・・・・・・インバ
ータバッファー、第６図は第４，５図のタイミング図を
示している。同じく第７，８図は本発明の実施例とその
タイミング図を示している。

Claims (1)

1. 【特許請求の範囲】 （１）　　クロック信号の第１のレベルへの変化に対す
   る遅延時間が大きく、逆にクロック信号の第２のレベル
   から第１のレベルへの変化に対する遅延時間が小さい第
   １の遅延回路、及びりｐツク信号の第２のレベルから第
   １のレベルへの変化に対する遅延時間が大きく逆にクロ
   ック信号の第１のレベルから第２のレベルへの変化に対
   する遅延時間が小さい第２の遅延回路を含み、前記第１
   及び第２の遅延回路に同時にクロック信号を供給し前記
   第１の遅延回路の出力から第１のりｐツク信号を、前記
   第２の遅延回路の出力から第２のり騨ツク信号を得るこ
   とを特徴とする信号クロック回路。 ｅ）前記第１の遅延回路の入力ゲートはＰチャンネルト
   ランジスタと、誼Ｐチャンネルトランジスタよシもｇｍ
   が小さいＮチャンネルトランジスタとで構成され九相補
   ｇＭＯ８インバータであシ、前記第２の遅延回路の入力
   ゲートはＮチャンネルトランジスタと、該Ｎチャンネル
   トランジスタよりもｇｍ小さいＰチャンネルトランジス
   タで構成された相補１１１ＭＯ８インバータであること
   を特徴とする特許請求の範囲第１項に１載のクロック回
   路。 （３）前記第１の遅延回路の入力グー１負荷用トランジ
   スタの抵抗が駆動用トランジス！のオン抵抗よシ十分小
   言い。各トランジスタで構成され九インバータであり、
   前記第２の遅延回路の入力ゲートが負荷用トランジスタ
   の抵抗が駆動用トランジスタのオン抵抗よシ十分大きい
   各トランジスタで構成され良インバータであることを特
   徴とする特許請求の範囲第１項に記載のクロック回路。 （４）前記第１及び第２の遅延回路がクロック信号によ
   って制御されるスイッチ群と１つの遅延回路によって構
   成されることを特徴とする特許請求の範囲第１項に記載
   のクロック回路。 （５）クロック信号を前記遅延開路の内の１つ及び第１
   、第３のスイッチの一方の端子に入力し、該１つの遅延
   回路の出力を第２、第４のスイッチの一方の端子に入力
   し、骸第１、第２のスイッチの他方の端子同志を相互接
   続し、この出力を＃１のクロック信号とし、第３、第４
   のスイッチの他方の端子同志を相互接続し、この出力を
   餉２のクロック信号とするとともに、前記クロック信号
   によって、第１のスイッチが導通している時は、第４の
   スイッチが導通、第２、第３のスイッチが遮断となシ逆
   に第１のスイッチが遮断状態の時は第４のスイッチが遮
   断、第２、第３のスイッチが導通となる様に制御するこ
   とを特徴とする特許請求の範囲第４項に記載のクロック
   回路。