JPS581460B2 - クライドリシンゴウハツセイソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は電子式卓上計算機（電卓と略称する）等電子機
器における数値表示（印字も含む）の際に用いられる位
取り信号発生装置に関する。

以下電卓における表示の場合を例にとって説明する。

一般に多数桁の数値を表示する際には３桁毎に位取り記
号を設けることに依って数値の単位等が明らかとなるの
で近年このような表示が強く望まれてきた。

このような要望に沿ったものとして、３個のフリツプフ
ロツプをリング状に接続し，このフリップフロツプの１
つに小数点信号を入力することによって桁区切り信号を
発生する装置が提案された。

（特公昭４８−２８８０８号）。しかしながら、上記装
置によれば、小数点以下の数値に対する位取り表示を消
去するための特別な装置がいること、及び表示桁数が３
の倍数でない時は３の倍数の時の装置を大巾に修正、変
更しなければならない欠点があった。

本発明は上記欠点を除去するためになされたもので特に
表示桁数がいくらであっても、装置を全く変更すること
なく使用できることを特徴とするものである。

以下本発明位取り信号発生装置を図面を参照しながら詳
細に説明する。

第１図は表示桁数が１２桁の場合のブロック図づあって
、Ｘは数値情報を記憶する循環式のレジスタ、ＰＮＲは
、本発明装置の主構成要件となる位取り用レジスタで、
レジスタＸと同期して循環しレジスタＸのｌ桁にｌビッ
トが対応しており１２ビット容易を有している。

以下各ブロックの説明は、第２図に示す如く最下位から
６桁目に小数点を有する数値「０１２３４５６．７８９
００」を表示する場合の動作説明に従っておこなう。

本発明に使用される表示装置はダイナミック表示方式で
あって、ｌ桁の表示体は“８′の字形の数字セグメント
と、該セグメントの右下方に設けられた小数点セグメン
トＤＰＳと、数字セグメントの左上方に設けられた位取
りセグメントＰＣＳとから構成されている。

上記表示体の対応するセグメントは各桁共通に接続され
それぞれ駆動回路に接続され各桁の共通電極ＳＣにはデ
イジットタイム信号が導入されている。

即ち、数字セグメントは数値デコーダ（図示せず）を介
してレジスタＸに接続されデイジットタイム信号に同期
してレジスタＸの各桁の内容を順次表わす。

又小数点セグメントＤＰＳには小数点ドライバＤ２を介
して小数点信号ｘｐが導入され、本発明に最も関連する
位取りセグメントＰＣＳはドライバＤ１を介して、レジ
スタＰＮＲの第２桁Ｐ２に接続されている。

しかして上記表示装置はデイジットタイム信号Ｔ１にて
最下位桁表示体ＤＰ１が表示され、Ｔ２にて２桁目ＤＰ
２が表示される如く対応するデイジットタイム信号Ｔ１
〜Ｔ１２によって、各桁が順次駆動され所望の表示を行
う。

従って、数値の表示ならレジスタＸに「０１２３４５６
７８９００」に記憶されただけで達成される。

次に位取りの基本となる小数点情報の取扱いについて述
べる。

小数点情報はキーボード上の小数点キーにて４ビットの
小数点レジスタｘｐに入力される。

第２図の数値について言えば、数字“６″を入力した後
に小数点キーを押圧すると制御信号ＮＯ（第３図参照）
が出て小数点レジスタｘｐに“０００１”として記憶す
る。

上記信号ＮＯは数値入力、演算制御等に使用される信号
である。

以下数値′７′，“８′・・・と入力する毎に制御信号
Ｎｏが出、小数点レジスタの内容は“０００１”ずつ加
算される。

従って第２図の如く入力された時は小数点レジスタｘｐ
の内容は“０１１０”となっている。

小数点レジスタｘｐは制御信号Ｎｏの最後の１ワードに
出る信号Ｎ。

Ｅ及び以後の表示．サイクルにおいてデイジットタイム
毎に“ｌ゛ずつ減算され又１ワード毎に同じ内容を繰り
返す。

今、小数点レジスタｘｐはデイジットタイムＴ１の時間
に“０１１０’であるから、１′ずつ減算して“０００
１になった時これを検出して出力するようにしておけば
小数点の点灯すべきタイミングＴ６を得ることができる
。

第１図中では小数点レジスタｘｐと検知器Ｊで簡略化し
て示したが、実質的には加減算器、信号保持器等が必要
である。

上記の如く、小数点信号ＸはＴ６のタイミングでドライ
バＤ２を介して表示体に与えられ、６桁目の表示体の小
数点を点灯する。

次に位取り信号の発生について詳細に説明する。

すべての数値が入力されて、制御信号ＮＯＥが発生した
とする。

この時の位取りレジスタＰＮＲは第４図の■の状態であ
る。

制御信号ＮＯＥが発生すると既述の如く、小数点レジス
タの内容が減算され、Ｔ６のタイミングで小数点信号Ｘ
を出す。

信号ＸはアンドゲートＡＧ１、オアゲートＯＧ１を介し
てレジスタＰＮＲの第１２ビット目Ｐ１２に記憶される
。

レジスタＰＮＲは１デイジットタイムに１回の割合で内
容を右シフトしており、第４図■の如くＴ７のタイミン
グで“１′が最上位に記憶される。

１２ビット目に記憶された“１′が１０ビット目Ｐ１０
から９ビット目Ｐ９にシフトする時、Ｐ１０に設けられ
た帰還ルーフを介して゛１”はＰ１２にフィートバック
される。

本発明は上位から３ビット目の出力を最上位ビットへ帰
還するループを設けたことを特徴としている。

即ちレジスタＰＮＲのＰ１０の出力はアンドゲートＡＧ
２を介して、オアゲートＯＧ１に導入されている。

上記アンドゲートＡＧ２は制御信号ＮＯＥによって開閉
を制御されるもので信号ＮＯＥの存在時のみＰ１０の出
力を帰還する。

上記レジスタＰＮＲはデイジットタイムＴ１０では第４
図■のようにＰ１２とＰ９に“１′が記憶された状態と
なる。

以下ＮＯＥが発生している間同様の動作を行うので１ワ
ード後Ｔ１のタイミングには第４図の■の如くＰ１２，
Ｐ９，Ｐ６に“１′が記憶される。

即ち小数点を点灯する桁を基準として３桁目毎に“１′
が記憶されたわけで、この信号を使用して位取り表示を
行うことができる。

尚上記信号を位取り表示信号として使用する場合には次
の点を考慮する必要がある。

（Ａ）小数点位置を表わすＰ６に記憶された信号によっ
て位取りセグメントを表示しない。

即ち、数字表示の習慣としても小数点のある桁には位取
り記を付さない。

（Ｂ）又この実施例における表示体は位取り記号が左上
方にあるから、レジスタＰＮＲの“１′を表示用信号と
して使用すると第５図に示す如き不都合を生じる。

即ち、ＰＮＲの“１′はＰ６，Ｐ９， Ｐ１２に記憶さ
れているから位取り表示信号としてはＴ９，Ｔ１２のタ
イミングに発生され表示装置の９桁目、ｌ２桁目の位取
りセグメントを点灯する。

ところが位取りセグメントは各桁の左上にあるから、小
数点位置から４桁目を位取り表示することになってしま
う。

もちろん位取りセグメントが第６図に示す如く数字セグ
メントの右上にある場合は上記の不都合はなくレジスタ
ＰＮＲの内容を位取り表示信号として使用できる。

又小数点セグメントを使用して位取り表示を行う場合も
同様である。

（小数点セグメントを使用した位取り用として使用する
小数点セグメントの輝度を小数点表示に比して低くし輝
度の高低を利用する方式、あるいは位取り用の小数点セ
グメントを点滅させる方式等がある。

）さて、上記（Ａ），（Ｂ）で述べて不都合を除去する
ため実施例としては次のような構成をとっている。

レジスタＰＮＲの循環ループ用に設けたアンドゲートＡ
Ｇ３にｘの条件を加える。

即ち、ゲートＡＧ３は表示サイクルにおいて、ＰＮＲの
内容を保持するため、制御信号Ｎｏを条件としているが
、更にｘを条件として追加し、小数点信号ｘが発生した
タイミングでＰ１からＰ１２に帰還する内容を消去して
いる。

即ちＴ６のタイミングでレジスタＰＮＲのＰ１から帰還
する信号（小数点位置を表わす信号）は小数点信号ｘで
カットされ第４図（５）に示される状態となる。

上記構成にて小数点位置の位取り表示を行う不都合は除
去されるが、（Ｂ）に述べた不都合が残される。

上記（Ｂ）の不都合を除くため、本実施例ではレジスタ
ＰＮＲの２ビツト目Ｐ２の出力を位取り信号としてドラ
イバＤ１に供給している。

このようにすれば、Ｔ９，Ｔ１２のタイミングで発生す
る信号がＴ８，Ｔ１１のタイミングで発生し第２図に示
す如く、所望の表示が得られる。

尚レジスタＰＮＲの内容は新たな入力がある等制御信号
Ｎｏが発生することによってクリアされる。

又小数点以下に対応するビットには信号が導入されない
から、小数点以下の数値に対して位取り信号を発生する
ことはない。

上記実施例は３桁区切りの場合であるが４桁区切りに使
用する場合はアンドゲートＡＧ２への入力としてレジス
タＰＮＲの９ビット目の出力を使用すればよい。

叙上のように本発明は表示体の形状、位取りの仕方等種
々の要請に対応させることができる。

叙述の如く本発明の位取り信号発生装置によれば、従来
装置のような小数点以下の数値に対する位取り表示防止
のために特別な回路を付加しなくてよく、又表示桁数が
いくらであっても同一の回路構成でよい等の効果を奏す
る。

又、レジスタＰＮＲに第４図■の状態で記憶されてから
、レジスタＰＮＲをスタティックにしておけば、レジス
タの各ビット出力を利用してスタティックな位取り信号
が取り出されるのでプリンターに使用する場合特に都合
がよい。

以上説明したように本発明は表示桁数がいくらであって
も同一の回路構成で位取り信号を発生できることを要旨
とするものであって、各種変形が考えられる。

例えば表示桁数が３ｎ桁の時小数点以下の数値も３桁毎
に区切って表示しようとすれば、アンドゲートＡＧ２，
ＡＧ３を２語長に亘って開成（オン）する様に構成して
おけばよい。

図面の簡単な説明、 第１図は本発明装置のブロック図、第３図は第１図の説
明に供するタイムチャート、第４図は第１図の動作説明
に供給するレジスタＰＮＲの状態推移図、第２図、第５
図は本発明の説明に供給する説明図、第６図は表示体の
一例を示す平面図である。

符号、ＰＮＲ：位取り用レジスタ、Ｐ１〜Ｐ１２：レジ
スタＰＮＲを構成するビット要素、ＡＧ１〜ＡＧ３アン
ドゲート、ＯＧ１：オアゲート、ＤＰ１〜ＤＰ１２：表
示体、ｘｐ：小数点レジスタ、ｘ：小数点信号、Ｘ：数
値用レジスタ。

Claims (1)

【特許請求の範囲】
1. １ 数値情報の位取りを支持する信号を発生する装置に
   おいて、上記数値情報の桁数に対応した容量を有し、小
   数点信号を位取り信号発生のための基準信号として導入
   されるシフトレジスタを設け、該レジスタを構成する要
   素のうち隣接して設けられ且つ位取りすべき桁数に対応
   した数の要素の内容を循環する循環ループを設け、上記
   シフトレジスタに上記小数点信号が導入された後の上記
   シフトレジスタに位取り信号が得られるように構成され
   たことを特徴とする位取り信号発生装置。