JPS58147880A - 周辺デ−タ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は多重レベルのデータ記憶階層に関し、更に具体
的には、そのような階層において上位レベルから下位レ
ベルへデ°−夕を転送することに関して、そのような階
１１ヲ制御するごとに関する、〔先行技術の説明〕 周辺データ記憶階層は、Ｅｄｅ　ｎその他による米国特
許第３５６９９３８号によって示唆されるように、みか
けの記憶装置を与えるため、多年の間使用されてきた。

Ｅｄｅｎその池の教示によれは、要求時ベージング又は
リクエスト・システムにおいては、データを高速記憶装
置（バッフ了）へ貯′ｔ７１することによって、周辺記
憶システムは大容量を有する外観乞とることができ、か
つデータへの高速アクセスが０ＴｔｉＱとなる。この高
速アクセスは、バッキング・ストアによってＣ’ＴＩｆ
ｅとなるアクセスよりも早い。更に、Ｅｄｅｎ　その他
の教示によれば、バッキング・ストアは磁気テープ・Ｖ
ユーザや磁気ディスク・Ｖユーザのように保存性のデー
タ記憶装置であってよく、前面ストアは磁気コア・ｔメ
モリσ】如く非持久性のものであってよい。メモリ技術
の進歩にともなって、前面ストアは、現在典型的には半
導体型Ｕｒメモリ素子から作られている。

米国特許第３８３９７０４号は、他の形式の記憶記憶階
鳴の重要な局面は、データの完全性を保証することであ
る。即ち、中央処理ユニット（ＣＰＵ）又はデータ処理
装置のようなユーザから受取られたデーｊは、正確に、
又はエラーが存在する旨の表示とともに供給ユニットへ
戻されねばならない。従って、記憶階１においては、保
存性記憶装置のためにデータ乞高Ｖベルから低レベルへ
移動させるとともに、高Ｖペルでデータケ制限して他の
データを高速アクセスに備えて記憶させることが通常の
典型的なやりかたである。米国特許第４０２０４６６号
は、高Ｖペル・ス［了から）（ツキング・ストアへ変化
したデータを複写する技術を教える。米国特許第４０７
７０５９号は、所定Ｑ）東件の下で複写データを戻丁技
術（コピーノくツク）馨教える、そのようなコピーノ（
ツク動作は記憶階層の効率的時間を消費する。即ち、コ
ピーバックされるデータが４いと、現用ユニットによる
データのアクセスは能率が悪くなる。この問題は、米国
特許第３５８８８３９号によって部分的に解消すること
かできる。この米国特許番ま、＾Ｖペル記憶ユニットか
ら低レベル記憶装置ヘコヒーバツクされるデータχ、変
更されたデータに限る技術〉教えている。、即ち、）く
ツキング・ストアに記憶すれたデータと、前面ストアに
記憶されたデータとの間に不一致がある場合にコピーノ
（ツク力（朽なゎれる。

記憶階層は種々の形態を有する。例えば、Ｅｄｅｎその
池による米国特許第３５６９９３８号によれば、１個の
高速ストアがいくつかσ〕ユーザにサービスを与える。

米国特許第３７３５５６０号＆ま、各プロセッサがそれ
自体の高速ス１了又（まキマッシュ乞有することが０Ｔ
吐である技術を教える。更に、記憶階層の効率は、所定
σ〕データをキャッシュ又は高速記憶装置へ貯截するた
めに使用されるアルゴリズム及び制御機構によって影響
乞受６ける。

米国特許第３８９８６２４号は、ｌクツキング・ストア
から前面ストア（又は−？マツシュ）へデータを取出す
時間変化が、現用ＣＰＵで実行されて（・るプログラム
に従って、コンピュータ・オペノー夕によって選択され
る技術を示す。こＵ］ように、−Ｐｌ’ｌクツ又は階層
の上位Ｖベルに存在するデータはＣ’ＰＵによって必要
とされるデータであり、必要とされない余分σげ一夕は
−Ｖ−ギツシュに存在させないよう、ンして、多くσ】
有用なデータカよ高ＶベルＯｉ記憶機構に記憶されるよ
うにすること力；望１れる。これらσ〕動作は、全、く
複雑となる。従って、記憶階１どの程度良好に管理する
力為ン評′価するため、記憶階層の評価プログラムが使
用されてきた。米国特許第３９６４１１２８号及び第４
０６８３０４号は、これらＱ）目的を達成するため、記
憶階層の効率を監視する技術を開示して（・る。

それでもなお、各檀σ〕記憶階喘にお（・て、データの
完全性を確保しつつ、最適Ｑ）効率を達成するた。

め多くの技術的改善がなされねばならな（・。言己憶階
層に関する多くの改善は、現用ＣＰＵへ接続された＝？
−１’ツシュ及びメイン・メモ！Ｊ１７）ｆｆ１合せに
ついてなされてきた。メイン・メモ１ノとキャッシュを
組合せる原理は、最初Ｅｄｅｎそσ〕他によって示唆さ
れたように、周辺システムσ〕データケ貯蔵しかクバツ
フ了リングすることと関連して教示されてきた。Ｅｄｅ
ｎ　その池による教示は、ホスト・プロセッサの外部で
データ乞貯蔵するか又はバッフ了リングすることに関す
る。勿論、Ｅｄｅｎその池の以前においても、ＣＰＵの
ために磁気テープ及びディスク・ユニットからのブータ
ンバッファリング又は貯蔵するため、メイン・メモリが
使用されてきた。即ち、メイン・メモリは、ＣＰＵの作
業メモリとして使用されるＱ）みならず、周辺装置０）
バッフ了としても使用された。

ある棟のデータ記憶システムはユーザ・データを記憶し
、また他の檀のデータＢＩ：憶システムはページング及
びスワツピング・データン記憔する。

これらのデータは、ページング々いしスワツピング・７
０グラム・データ・セットと関連して使用されることが
できる。こ（ｈようなページング・スを了の列は、１８
Ｍ２３０５固定ヘツド記憶装置である。この装置は、Ｉ
ＢＭ社から出版された「ＩＢＭ２８３５固定ヘッド記惚
制御装置及びＩＢＭ２５０５固定ヘッド記憶装置の参照
マニュアル」（Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ　　
ｆｏｒ　　　Ｉ　Ｂ　Ｍ　２８３５Ｓｔｏｒａｇｅ　　
Ｃｏｎｔｒｏｌ　　ａｎｄ　　　Ｉ　Ｂ　Ｍ　２５０５
　　　ＦｉｘｅｄＨｅａｄＳｔｏｒａｇｅ　Ｍｏｄｕｌ
ｅ　）に説明されている。この周辺データ記憶システム
は、記憶されたデータへ迅速にアクセスする磁気記憶ド
ラムヶ含む。磁気記憶ドラムの記憶容量は制限されてい
るので、より大きな容量ン必登とするより大型のホスト
は、１８Ｍ２３０５固定ヘツド記憶装置が最大の効率馨
発揮できるほど効率的に使用することができなかった。

足りない容量は、ディスク型の直接アクセス記憶装置に
よって補われた。特に、スワツピング・データ・セット
が使用される場合、叩ち、ホストと周辺メモリとの間で
大量のシーケンシ丁ル・データ・セットが迅速に転送さ
れる場合に、上記のような問題が生じた。効率を犠牲に
することなく、記憶容誦の制限を除くため、１８Ｍ２３
０５固定ヘツド記憶装置に代えて階層記憶装置を使用す
ることができる。

ランダム・アクセス非持久性前面ストアトＤＡＳＤバッ
キング・ストアとン有するデータ記憶階層において、前
面ストア（キャッシュ）とＤＡＳＤとの間のデータ転送
は適当にグループ比されねばならない。その場合、曝純
にして効率的なデータ転送グループ化機構が、ホストの
介入なしにそのような転送に必要な時間を減少させるた
めに望まれる６％に、千マツシュの記憶スペースが他の
データケ記１″Ｔるために必要とされる前に、千マツシ
ュからＤＡＳＤへデータＹ移丁ことが望ｌれる。キャッ
シュからＤＡＳＤへ、スペースが必要とされる前に、変
更されたデータン移丁技術は、１９８１年５月のＩＢＭ
技術開示報告第２６巻１２号の５４２２頁及び５４２７
頁に記載されている（　Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａ
ｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌａｔｉｎ、Ｖｏｌ
ｕｍｅ　　２５、扁１２、Ｍａｙ　　１９８１）。この
文献の記事によれば、Ｌ　ＲＵ　（１ｅａｓｔ　ｒａｃ
ｅｎｔｌｙｕａａｄ　）　−ＭＲＵ　（ｍｏｓｔ　ｒｅ
ｃｅｎｔｌｙ　ｕａｅｄ−）リストにおいて変更された
データが定食される。そレバ、前面ストア（−？−Ｖツ
シュ）からバッキング・ストアへ、変更されたデータの
複写ン転送して、置換アルゴリズムが呼出された時、デ
ータがキャッシュからバッキング・ストアへ転送される
必要がないようにするためである。この先行技術は、置
換アルゴリズム馨有効に働かせるため、ＬＲＵ端部から
ＬＲＵ−ＭＲＵリストケ走査して、−？ｆツシュから・
ＤＡＳＤへデータ？転送する技術を教えている。しかし
、それは、データのブロック転送ケ実行するため、関連
したデータをバッチしたりグループ比したりする技術〉
教示していない。

〔本発明の要約〕

本発明の目的は、データ記憶階鳴σノために、効率的な
データ・グループ比制御装置を提供することである。

本発明に従えば、キャッシュ（通常、非持久性ぞ有する
）置換オーバＶイ制御リストが維持される。そのような
リストは、ＬＲＵに基いていることが望ましいが、他の
基＠を使用してもよい。所定時間の間に、バッキング・
ストア（保存性な有する）へ移動されるべきキャッシュ
中の変更すれたデータを発見するため、キマッシュ置換
オーパＶ可制御リストが走査される。バラ千ング拳スト
アはＤＡＳＤであってよい。−Ｐマツシュ置換オーバＬ
／イ制御リスｔは、前面ストアにおケル了ドＶス０Ｔ能
記ｔスロットの全ての所定の百分率である利用０Ｔ能閾
値（９用聞直）馨有する。千ギッシュ置換オーバレイ制
御すスト上のスロッｔであって９用聞直より下のスロッ
トが走査されると、千マツシュからＤＡＳＤへデータ転
送が開始される。

そσＪような転送を開始する前に、第２のより高い閾１
直（グループ１ヒ閾１直又はバッチ聞直と呼ばれる）０
）下にあるキマッシュのｒてのデータ・スロットが走査
される。それは、キマシシュ内の所定の限界に至る１で
の全てのデータについて、変更され−かつバッキング・
ストアの同じアクセス遅ＭｉＪＩＪ内に存在するデータ
ケ決定するためである。ＤＡＳＤにおいて、遅延境界は
、トラックの１つ・のシリンダからトラックの他のシリ
ンダへ切換えられる。所定の限界は、−？マツシュへの
（及びキマッシュからの）データ転送特性によって決定
される。

１度、関連したデータ・ブロックの全てが決定すれると
、それらデータ・ブロックは１つの待ち行列へグループ
比される。次いで、データ転送が開始される。

本発明の第２の局面に従えは、放棄リストが維持される
。、放棄されるべきデータ・ブロックケ発見するため、
先ず放棄リストが検量される。データ書込転送を開始す
る前に、放棄されるべきブロックの全てが先ず放棄され
る。こθ〕ようにして、キ丁ツシュの了ドＶス町馳記憶
領域は、第１に放棄されることのできるデータに基いて
、第２にバッキング・ストアに記録されねばならないデ
ータに基いて、データ記憶のために割当０Ｔ！７目とさ
れるか、又は自由に（解放）される。

〔実施列の説明〕

ここで図面馨参照する。これらの図面において、同一の
番号は同一の構成部分馨示す。階層周辺データ記憶シス
テム１０は、ホスト・プロセッサ（以下、ホスｔともい
う）１１のためにデータ信号ケ受取り、それχ記憶し、
又はそれケ供給するため、ホスト１１へ接続される。記
憶システム１０の典型的アプリケーションにおいて、ホ
スト１１は中央処理ユニツ）　（ＣＰＵ）’！含む。他
のアプリケーションにおいて、ホスＦ１１は１つＱ〕仮
想計算機であっても、ノ・−ドウエアＣＰＵの上で走る
１組の仮想計算機であってもよい。更に、ホスｉ１１は
多重プロセッサであっても、付加プロセッサなどケ有す
る拳、−プロセッサであってもよい。

本発明は非常に多様な記憶システム１０に適用すること
かできるが、望ましい実施態様としては、データ・七ツ
ｌ（Ｉノベージング及びスワツピングを処理するベージ
ング周辺データ記憶システムに応用する場合である。概
して、そのようなベージング及びスワツピング・データ
・セットは、ホスト１１σ）ためにプログラム・データ
・セラトラ記憶することに関連している。七〇ノような
場合、−配憶システム１０は、通常、儀−のホストへ付
加される。しかし、一般的アプリケーションの周辺記憶
システムは、複数のホストへ付加されることができる。

本発明は、周辺データ記憶システムのいず１れの型式に
対しても適用する。ことができる。

記憶システム１０とホスト１１との間の通信は、複数の
Ｉ１０接続ｊ２−１５’＆介して実行される。

Ｉ１０接続１２−１５は、ＩＢＭシステム７６７０の入
出力角辺チτネルに従って構成される。そのようなＩ１
０接続（通常、チャネル及びサブチマネルと呼ばれる）
は周矧であるから、これ以上説明しない。記憶システム
１０は、複数のＤＡＳＤ　１６　（ＤＯｌＤｌと表示さ
れる）を含む低位（又はバッキング）記憶装置す分を有
する。記憶システム１０に関して、ホスト１１によって
実行されるデータのアクセス及び記憶の全ては、ＤＡＳ
ＤＩ６Ｙアドレスすることによってなされる。この了ド
Ｖシングは、チャネル指令ワード（ＣＣＷ）１９及びＩ
１０接続１２−１５の了−キテクチτ−を使用すること
によって達成される。典型的には、チャネル指令ワード
１９は、了ドＶス・ノくイ１２ｏｖ含す。アト−ｖ’ス
・バイト２０は、指令を受暇るべき制御ユニット（ＣＵ
）を指定する複数のピッＩＹ含む。第２群のビットは、
アクセスされるべさＤＡＳＤｌ　６に独特に指定する。

記憶システム１０において、ＤＡＳＤｌ６の各々はａ数
の論理装置アドレス馨有する。例えば、装置ＤＯは４つ
のアドレスＯＪ１つによってアドレスされることができ
る。そのような徴数アドレシングは、ＩＢＭ２１０５固
定ヘッド記憶装置において、制限された範囲で実行され
てきた。各装置に対する論理アドレスは、アドレス・バ
イト２０の他のビットによっても表示される。不実施レ
リにおいては、４つの論理アドレスの１りを指定してＤ
ＡＳＤ１６ンアドレスするため、２つの論理装置アドレ
ス・ビットがホスト１１によって使用されるものと仮定
する。即ち、アドレス・ビットｏｏはＤＡＳＤｌ６に対
する直接アクセスを指示する、この場合、ホス１１１は
、あたかも記憶システム１０がＩＰ＃層システムではな
いかの如く、ＤＡＳＤｌ”・６に関して動作する。アト
”Ｌ／ス・ビットが０１．１０゜１１に等しい時、後述
するように、ＤＡＳＤｌ＜Ｓのみかけの効率がそれら６
つの論理装置アドレスによって改善されるように、階層
システムがアクセスされ、ＤＡＳＤｌ６からデータが＠
出され、又はそこへデータが与えられる。

ＣＣＷ１９の第２のバイトは指令バイト２１である。指
令バイト２１は、どのような機能が実行されるべきかン
、記憶システム１０へ指示するコードケ含む。ρＵ示さ
れた指令ＳＰＰは、ベージング・パラメータ・セット（
モード・セット）指令である。第６のバイトは指令修飾
バイト２２である。指令修飾バイト２２は複数の制御フ
ィールドケ有し、これらの制御フィールドは、記憶シス
テム１０に対して、指令バイト２１で示された指令を実
行するだめの各種のモードヶ表示する。例えは、１つの
ビットＳＥＱは、記憶システム１０に対して、来たるべ
き転送動作で転送されるべきデータがシーケンシギル・
データであること馨矧ら−ｒる。バイト２２のＳＥＱビ
ットがシーケンシ丁ル・データであることケボ丁時、追
加の指令修飾バイト（図示されず）がむＣＷ１９に含１
れる。

この指令修飾バイトは、ＤＡＳＤｌ６からホスｔ１１へ
（又は、この逆方向へ）シーケンシギルなデータ・セン
トとして転送されるべきデータ・ブロック又はデータ・
セグメンかの数ケ示す。そのようなシーケンシギルなデ
ータ・セットは、ヘ−ジンク環境においてしばしばスワ
ツピング・データ・セットと呼ばれる。更に、バイト２
２はＲＤピットによって「読出し及び放棄」を指定する
ことができる。これは、１度ホスト１１が階層システム
からブータラ吹出した陵は、そのデータは千マツシュか
ら放棄されることができることケ意味する。ＤＡＳＤ　
１６にあるデータは保存される。

更に、他の制御ピッ）Ｙ使用することができる。

データ記憶階層は、半導体ランダム・アクセス型のシス
テム・スＦｖ−ジ３０Ｙ含ｔｒ。システム・ス）Ｌ／−
ジ３０はＤＡＳＤｌ６のためのキマッシュ４０を有する
。、−Ｖ−マッシング（貯ｉ！ｔ、）原理は周知である
から、ＤＡｓＤ１６に対するキギンシュ４０の目的及び
、を味は詳細に説明しない。制御機構３１はホスト１１
から周辺指令ケ受取り、かつ論理装置アドレスσノ１り
馨使用してＤＡＳＤｌ６へアクセスするとともに、池の
３つの論理装置アドレスに基いてキマッシュ４０へアク
セスする。

データは、キマッシュ４０とＤＡ　ＳＤ　１６との間で
、ホス１動作に関して非同期的にかつ自動的に記憶シス
テム１０によって転送される。その転送は、ホスト１．
１とＤＡＳＤ　１６との間のデータ転送と同じ原理に基
いて達成される。例えは、ホスト１１は、直接モードに
おいて、チマネル・アダプタ６２（＠別的にＣＡＡ、Ｃ
ＡＢ％　ＣＡＣ，ＣＡＤと示される）、バス７０、直接
アクセス・コンｔロール（ＤＡＣ）５６によって制御さ
れるデータ回路３３、装置アダプタ３４、及び装置制御
アタッチメント（ＯＣＡ）３５を介してＤＡＳＤｌ６へ
アクセスする。愛敬られたＣＣＷ１９は制御機構３１に
よって解釈され、ホスト１１とＤＡＳＤｌ６との間のデ
ータ・フロー〇）方向が決定されるとともに、この檀の
周辺データ記憶装置を制御するための能の機＃Ｃが決定
される。このような機能は周知である。−Ｐ丁ツシュ４
０とＤＡＳＤｌ６との間の関係は、実質的にホスト１１
とＤＡＳＤｌ６との間の関係に等しい。即ち、ホスト１
１は一連のＣＣＷによって制御機能を実行するが、制御
機構６１は複数の内部制御ワード（Ｉ　ｃｗ）音便用し
て、−Ｖ−マツシュ４０とＤＡＳＤｌ（Ｓとの間のアク
セス？実現する。ＩＣＷは、後に説明するように、ＣＣ
Ｗと同じような構成を有する。ＣＣＷｌ　９に関してＩ
ＣＷ２４に変更することによって、データ転送動作の成
る程度の効率性が達成される。制御機構６１は千マツシ
ュ・アクセス・コントロール（ＣＡＣ）６１を含む。Ｃ
ＡＣ６１はシステム・ス）Ｌ／−ジ３０を動作させ、Ｉ
ＣＷ２４を使用しかつ直接アクセス・コントロール（Ｄ
ＡＣ）５６ン介してＤＡＳＤｌ６にアクセスする。チ丁
ネル・アダプタ３２に代って、リンケージ・ポート（Ｌ
ＫＰ）・レジスタ２５がＣＡＣ’６１とＤＡＣ５６との
間の転送ケ実現する。ＬＫＰＶジスタ２５については、
後に第３図に関して、説明する。

Ｉ　ＣＷ２４は、ＣＣＷの指令バイト２１に対３する指
令バイｔ２６Ｙ含む。同じ指令に対下るコードは同一で
あることに注意丁べきである。追加るものは無くてもよ
い。指令修飾バイト２７は連鎖制御ヒツトＣ１￥：含む
。このビットは、通常、チマネル・アダプタ３２を介し
てホスト１１から制御機構３１へ与えられる連鎖表示と
置換される。

ホスｉ１１によって与えられる連鎖表示は、抑制７ウト
・タグ信号である。ＩＣＷ２４のアドレス、バイト２３
は、ＤＡＳＤｌ６のアドレスの記憶されたロケーション
ヶ指定する。ＩＣＷでは、論理アト”ｖスは使用されな
い。事実として、制御機構６１は、記憶階層へ与えられ
た論理アドレスの全て乞、実際の装置アドレス・ピッｔ
へ変換する。

アドレス・バイト２８は、装置アドレスの記憶されたロ
ケーションケ指定するのみならず、シリンダ・アドレス
（Ｃ）、ヘッド・アドレス（トラック・了ド／ス）（Ｈ
）、レコード・アドレス（Ｒ）？指定する。ブロック・
アドレスの中にあるデータ・レコードは、大部分゛のデ
ィスク記憶装置を了ドレスする時に使用されるセクタ・
アドレスに対応する。実施列如おいて、１本のトラック
（Ｈアドレス）の上に４つの７コードが与えられる。従
って、Ｖコード・アドレスは１．２．３．４であり、こ
れらは基準の回転地点に関してディスク００°、９０°
、１８０°、２７ｏ０の方向に対応する。設計パラメー
タによって、直交する方向とは異った実際の回転方向ン
指示するようにしてもよい。受駿られた７コード・了ド
Ｖスハ、全テ４つの回転７コード・アドレスの１つへ変
換すれる。

−１−マツシュ４０は、チτネル・アダプタ３２及びバ
ス４１ケブｒしてホスト１１との間でデータ信号ケ転送
する。同様に、データ信号は、ＤＡＳＤｌ６と−Ｐギツ
シュ４０との間で、データ回路３３及ヒハス４２ケ介し
て転送される。千マツシュ４０とホスト１１又はＤＡＳ
Ｄｌ６との間で同時的転送が望１れないならは、バス４
１及び４２が１本のバスへ結合され、このバスがデータ
転送捉よって時分割される。数メガバイトｙ含む比較的
大きなメモリであるようなキマッシュ４０にアクセスす
る場合、−Ｐマツシューアクセス・コントロール６１が
、バス６４を介してハツシュ回路４４へ、装置アト”ｖ
ス、シリンダ・アドレス及びレコード・了トＬ／スＣＨ
Ｒｉ送る必要がある。マイクロコートニよって機能が実
行されてよいハツシュ回路４４は、ＤＡＳＤ了ドＶスＹ
ハツシュ・クラス・インデイケー壜へ変換する。−Ｐ−
ｆッシュ４０の記憶容量はＤＡＳＤ　１６よりはるかに
小さいから、アクセス娶容易にするため、ＤＡＳＤｌ６
のアドレス範囲は、ハツシュ・クラスと呼ばれるクラス
へ集中させられる。分散指標テーブル（ＳＩＴ）４５は
、ハツシュ回路４４によって限定さｎるクラスの各々に
ついて１つのレジスタを有する。分数指標テーブル４５
にあるレジスタの内容は、登録簿（ＤｆＲ）４３に対す
るアドレス・ポインタである。登録簿４３は、Ｄ　Ａ　
Ｓ　Ｄ　１６　乞了り＊　スするために使用されるアド
レスＤＣＨＲＹ含む。

データが−Ｖ−マツシュ４０に記憶される時、ＤＡＳＤ
ｌ６のＤＣＨＲアトＶスと一？マツシュ４０のアドレス
とが、登録簿４３のエントリイ・レジスタに記憶される
。複数の装置アト”ｖスが１つのハツシュ・クラスに対
応するから、ハツシュ法を用いて千マツシュ４０ヶ走食
するには、所与σ】ノ・ツシュ・クラス内のエントリイ
・レジスタを定食てれはよいように、単−的にリンクさ
れたノーツシュ・クラス・リス１が登録簿４３のエント
リイ・レジスタ中に設けられる。登録簿４６σ〕内容に
基き、−Ｐマツシュ４０は既知の手法Ｙ用いて了りセス
サれる。もし関連したエントリイが登録簿４６Ｑ）中に
発見されなければ、キマッシュ・ミスが生じる。

これは、キギツシュ壷アクセス・コントロール６１によ
って、ホスト１１からデータケ受取るためキマッシュ４
０の中でスペースン割当てるか、ＩＣＷ２４及びリンケ
ージ・ポート・Ｖラスタ２５を用いてＤＡＳＤｌ＜５か
らデータケ転送することに必要とする。

更に、制御機構３１は、ホストへ接続される制御ユニッ
トの通常の制御部分Ｚ含む。列えば　「アドレス及び指
令」評価器（ＡＣＥ）５０は、ホスト１１から指令信号
馨受敗りかつ状況信号をホスト１１へ与えるため、バス
５１．５２．５６．５４ンブｒＬ、てチャネル・アダプ
タ３２と通信する。

「アドレス及び指令」評価器５０はｃＣＷ１９Ｙ評価し
、かつ命令された機能ヲ実行するよう記憶システム１０
へ命令を与えるとともに、連鎖条件乞表示し、また記憶
システムの他の部分から状況信号Ｙ受取づてそれＹホス
ト１１へ送る。直接モードでは、「アドレス及び指令」
評価器５０は、バス５５ン介して指令信号乞直接アクセ
ス・コントロール５６へ与える。従って、データ信号は
、既知のＤＡＳＤ周辺記憶装置手法を使用することによ
り、データ回路３３と適当なチャネル・アダプタ３２と
の間で、バス７０７介して転送されることができる。直
接アクセス・コントロール（０ＡＣ＞５６がその機ｉｆ
目ケ実行する時、ＤＡＣ５６は通常σ］方式に従ってデ
ータ回路３３を制御する。

データ記憶装置の動作は階層的に実行される。

即チ、シーケンシギル・データ会セツ）ハ、最小サイズ
の一？−１’ツシュ及び最小の割当制御動作を使用して
キマッシュ４０σ３中に置かれる。１だ、データの順次
性は効率的な方法で維持され、かつホスｉ１１の動作要
件ン満足させるため、十分な数ノテータ・ブロックが−
Ｐマツシュ４０の中に維持される。「了ドレス及び指令
」評価器（ＡＣＥ）５０が、了ドＶス・バイト２ｃｌの
中にある論理装置アト”Ｌ／スを受取った時、記憶階層
へのアクセスを指示するため、ＡＣＥ５０は、論理アド
レスに従って、３つのバス６０の１つン升シテ、受ＦＲ
）？、：指令信号Ｙ千丁ツシューアクセス−コントロー
ル（ＣＡＣ）６１へ与える。３つのバスは、−Ｖ−マツ
シュ４０のそれぞれのアクセスを指示する論理バスであ
る。ＣＡＣ６１は、受取った指令及び修飾デ゛−タを論
理装置制御ブロック（ＬＤＣＢ）Ｌ／ジスタロ２に記憶
する。装置の各々について６つＱ）論理装置アドレスが
あることケ想起されたい。

従って、もし８１固のＤＡＳＤＩ　６があれは、２４個
のＬＤＣＢレジスタ６２がある。

各論理装置の識別情報及び動作状況は、論理装置制御ブ
ロック・レジスタ６２の１つに保存される−　論！　装
置へノアクセス（これは、キマッシュ４０の中のＶジス
タ馨装置了ドＶスヘ割当てることによって表わされる）
は、ノ・ツシュ回路４４へ至るアドレス・バス６４を介
して行なわれる。シーケンシギル・データ及びＤＡＳＤ
ｌ６に対するシーケンシ丁ル・アドレス（ＣＨＲ部分）
−１）Ｅ’１Ｌｆｌｌされる成る場合には、分散指標テ
ーブル４５にある連続したレジスタをアクセスすること
かできる。

従って、−ｖ−マツシュ・アクセス・コントロール６１
は、ハツシュ回路４４における遅延を避けるため、バス
６５ｙａ′介して分散指標テーブル４５にアクセスする
。この動作は、シーケンシギル・ｆ　−タが処理されて
いる時、ホスＦ１１に対する記憶システム１０の応答を
早める。

一？マツシュ・アクセスΦコンＦロール６１が、読出リ
クエストについて、登録簿４６の・・ツシュ・クラスケ
探索した結果１．ミス表示信号Ｙ愛敬ると、ＤＡＳＤｌ
６からキマッシュ４０へのデータ転送リクエストが、バ
ス６６及びリンケージ・ボート・レジス４２５Ｙ介して
直接アクセス・コントロール（ＤＡＣ）５；５．へ与え
られる。バス６６上σ】信号は、そのリフニスＦに対し
てＤＡＣ５６の注意を向けさせ、かつＩＣＷがリンケー
ジ・ボ−ト・レジスタ２５乞介して了ドＶス０Ｔ舵であ
ることを教える。後に明らかになるように、実施列にお
いて、リンケージ・ポート・レジスタ２５はマイクロコ
ード・リンケージ・ホード・レジスタでアル。直接アク
セス・コントロール５６は、それがＣＣＷ１９に対して
応答するように、ＩＣＷ２４　ヘＣ’ｔｒ　’Ｔる。リ
ンケージ・ポート・レジスタ２５乞ブｒしてリクエスト
されたデータ転送（ＤＡＳＤ１６からキャッシュ４０へ
）が完了すると、直接アクセス・コントロール５６はノ
（ス６７ヶ升して千丁ツシュ会アクセス・コントロール
６１へ状況信号を与える。その時点で、キャッシュ４０
はホスト１１で利用ａＴ牝なデータケ有する。書込ミス
カ起ると、通常、キャッシュ４０のスペースが割当てら
れ、久いてホストからデータが受取られる。

更に、キマツシューフセスーコントロール６１と直接ア
クセスｅコンｔロール５６と０２間の通信は、バス６８
７ａ１′介して行なわれる。このような通信は、メツセ
ージ・データをりンケージ・ポーＤ１６は複数の論理装
置了ドＶ７．Ｙ升してアクセスされるので、１群の待ち
行列レジスタ（Ｑ）６９は、−？マツシュ・アクセス争
コントロール６１によってリク゛エストされた、装置に
関連した動作を待ち行うすとして含む。このようにして
、直接アクセス・コントロール５６は、論理装ｄｉ　’
７　ト”　Ｖ　スによるリクエストに関与せず、ホスト
１１又はキャッシュ・アクセス・コントロール６１のた
めに、直接アクセスＤＡＳＤモードで動作することがで
きる。このようにして、直接アクセス・コントロール５
６は階層システムと関連して使用されるのみならず、階
層構成？とらない周辺記憶システムの中で使用されるこ
とができる。

更ニ、キャッシュ・アクセス参コントロー）Ｌ／（ＣＡ
Ｃ）＜５１は、他の制御機構馨含む。飼えば、ＡＤＥＢ
レジスタ７６は、ＣＡＣ６１が現在−緒に動作している
登録簿イ３の１つのエントリ（Ｙ含む。千マツシュ４０
のヒツトｙ生じたＤＡＳＤ１６の了ドＶス、又はキャッ
シュ４Ｄの１部はホスト１１によって与えられるデータ
へ割当てられる。レジスタフ６にエンｔリイを置くこと
によっテ、千τソシューアクセスｅコントロール６１Ｑ
）動作が改善される。即ち、登録簿４６はシステム・ス
ＦＶ−ジ３０の１都であり、Ｖジスタフ乙にアクチブな
エントリイ馨入れることによって、システム・ストレー
ジろＯは解放され、制御機構６１から独立して、バス４
１及び４２ケ介して、データを転送することができる。

装置ノくツファ（ＤＥＶ　　ＢＵＦ）レジスタフ７は、
ＤＡＳＤ１６に関連した制御情報馨含与、直接アクセス
・コントロール５６Ｖ介してアクセスケ設定する場合に
、キャッシュ・アクセス・コントロール６１によって使
用される。このようなレジスタは、マイクロコード実施
１１ＦＩＪ中の書込可能制御ストア中に設けられる。レ
ジスタ７７は徴に制御ストア中の割やてられた部分であ
り、データ構造は指定されない。

バッフ了・シーケンス・テーブル（ＢＳＴ）７８につい
ては、第３図を参照して後に説明する。ＢＳＴ７８は、
バス４２ン介してデータ・ブロックＵノシーケンスとし
て転送される各データ・ブロックのために、登録簿４３
に対するポインタ馨含む。

また、ＢＳＴ７８は、シーケンシギル転送の間に、トノ
登録簿指標がキャッシュ４ｏのアクセスに使用されるべ
きかを決定する走査制御機構ケ含む。

こ（／Ｊようにして、シーケンシギル転送は了トーｖス
σ）設定ン必要とせず、陵に明らかになるように、ＤＡ
ＳＤ　１６からＱ〕ブロックが中断を生じることなく迅
速に転送される。チτネル制御ブロック（ＣＣＢ）レジ
スタ６３は、チτネル・アダプタ３２？介して現在実行
されつつあるデータ転送についての制御情報を含む。自
由ブロック・リスト（ＦＢＬ）・レジスタフ９は、−？
マツシュ４０のアドレスＯＴ＃ｅ記憶領域（ブロック・
スロットなど）Ｑ〕いずれが、ホスｉ１１又はＤＡＳＤ
１６から来るデータ信号ケ受取りかつ記憶するために、
現在割当て可能であるかを決定する。不発明の１つの目
的は、ＦＢＬｖジスタフ９が所与の最大数のエントリイ
を含むようにすることである。

登録簿４３はキマッシュ置換ＬＲＵリスト４６を含ひ。

リスト４６は、置換制御罠備えて、キマッシュ４０の了
ドノス町乾領域のリス１Ｍ１ＪＪ−ｒる基準としで、Ｌ
ＲＵ法ン法用使用。リスト４６の詳細は第４図に示され
る。説明の順序として、本発明ン容易に理解させるため
、リスト４６は第１図の下方にも示される。リスト４６
は第１の部分４７及び第２の部分４８を有する。第１の
部分４７は、了Ｖｖス町牝領域に含１れるデータが変更
されたかどうかン示す（ビット１は変更、ビット０は変
更なし。Ｍビット。）。了ドＶス町舵領域は、ホスト１
１によってチτネル・アダプタ６２を介して最も最近時
に使用された（ＭＲＵ）順序ニ従ってリストされている
。キマッシュ４０の了ドレスｏＴ牝記憶領域の中で、最
・も最後に参照された領域が、最も最近時に使用された
アドレス可能記憶領域である。そのような記憶領域は、
”、、Ｌ）ｊＵリスト４６の中でＭＲＵ−０としてリス
トサれる。第１図に示されるように、例えば千ギツシュ
・アドレスによって指定されたＭＲＵ−０は変更されて
いる。即ち、最後の参照動作は書込みであつた。同様に
、次の「最も最近時に使用された」アドレス可能記憶領
域はＭＲＵ−１である。第１図では、ＭＲＵ−１も変更
されている。従って、−Ｖ−マツシュ４０の中のデータ
は、対しするＤＡＳＤ１６に記、憶されたデータとは異
っている。しかし、第３の「最も最近時に使用された」
アト”Ｌ／スＦｉ′ｆｑと記憶領域は、対芯丁７：＋Ｄ
ＡＳＤ１６に記憶されたデータと同じデータンキマッシ
ュ４０に記憶されている。使用時点が新しくない記憶領
域は、最も使用時点が新しくない記惚領域ＬＲＵ＋ＯＫ
至るまで、順次に配列される。従って、次の「最も使用
時点が新しくない」記憶領域はＬＲＵ＋１である。以下
同様である。大型の−Ｐマツシュ４０では、例えば測子
という多数のエントリイがＬＲＵリスト４６に存在する
ことに注意されたい。

ＬＲＵリスト４６の中で、ＬＲＵ＋ＯとＩ、ＲＵ＋Ｎと
のＭＫある、千マツシュ４０のアドレス可能記憶領域の
全ては、町用閾値４９の下にある。

ＬＲＵリスト４６が短資され、かつ了ドＶスｃｉＴ能記
憶領域が変更されたデータ？有することを、エントリイ
が表示する時、それぞれの変更されたア１−”　Ｖ　ス
５’Ｊ能記憶領域のために、−ｔ−ｉ−ツシュ４０に記
憶されたデータがＤＡＳＤ１６へ転送され始める。第２
の閾値は上位閾値（又はグループ比聞直）５７である。

この＠値は、データをＤＡＳＤ１６へ牟−のデータ・ス
１リームとして転送するため、−Ｖ−マツシュ４０のア
ドレス可能記憶領域からデータケグループ比するために
使用される。前述したように、このグループ１とは、所
与のＤＡＳＤ１６における１つのシリンダ（多くのトラ
ックを含む）に限定される。シリンダ上のトラックは、
全て同じ半径位置にある。即ち、これらのトラックは、
１群の変換器音生径方向に移動させることなく、電気的
切換えによってアクセスされることができる。従って、
データ転送がＬＲＵ十〇と町用閾値４９との間の定量に
よって開始される時、Ｄ′ｋｓＤ１６へ書込１れるデー
タ・ブロックのグループケアセンプルするため、短資は
グループ比閾値５７１で続けられる。例えば、ＬＲＵ＋
１はキマッシュ４０で最も使用時点Ｑ）古い、変更され
たデータ・ブロックであるとする。これは、複数のブロ
ックケＤＡＳＤ１６へ転送させる。例えば、ＬＲＵ＋Ｎ
はＬＲＵ＋１と同じシリンダにあるとする。

従って、ＬＲＵ十Ｎは書込みのためにＬＲＵ＋１とグル
ープ「ヒされる。９用聞直４９の上にあるＭＲＵ−Ｍは
異ったシリンダにあるとする。従って、それはグループ
の外に置かれる。、−Ｐマツシュ４゜にある他のデータ
・ブロック、例えばグループ化聞直５７の下にあるＭＲ
Ｕ−（Ｋ＋１　）は変更されており、かつＬＲＵ＋１と
同じシリンダにあるもＱ】とする。グループ比閾ｆｉ！
５７の上方にあるデータは、全てＤＡＳＤ１６へ書込１
れない。何故ならば、使用時点が新しいため、近い将来
、データが再びホスト１１によって参照される可能性が
強いからである。そＱ】ようなデータの参照は、書込み
参照であるかも知れない。従って、クループ比閾値５７
の上にあるデータケ−Ｖ−マツシュ４ｏがら移動させる
ことは、不必要なデータ転送となる。

これは効率を低下させる。

９用聞直４９及びグループ「ヒ閾値５７は、記憶システ
ム１０がホスト１１と共に現在動作している特定の動作
特性に基いて選択される。これは、＠値４９及び５７が
成る時間の間で変地してもよいことを意味する。大切な
事は、先ず町用閾呟４９１で走査が実行されると、デー
タ転送が開始されることである。次に走査がグループ比
閾値５７１で続けられると、ＤＡＳＤ１６ヘグループ・
データ転送を開始するため、データ・ブロックのグルー
フゴヒが行なわれる。このグループ［ｔＳは、ＤＡＳＤ
１６が選択されねばならない回数馨減少させ、従ってデ
ータ転送の効率馨高める。

第２図は、第１図に示した記憶システムの変更ρりであ
る。この変更列は制御機構３１の中にプログラム１ヒさ
れたマイクロプロセッサ３１Ｐ’５含む。

バス７０は、チャネル・アダプタ３２かラデータ回路３
３へ接続され、第１図の場合と同じよう□、に動作する
。バス４１及び４２は、それぞれチャネル・アダプタ５
２及びデータ回路３６からシステム・スｉＬ／−ジ３０
へ接続される。バス４１及び４２は１つのバスへ結合さ
れてよく、その場合、データ転送は１本のバスケ時分割
して使用する。

マイクロプロセッサ５１Ｐは、データ回路３３とシステ
ム・ストレージ３０との間でデータ転送を制御するに当
って、バス７１ヶ升してデータ回路３３へ制御信号を与
え、バス７２ヶ升してシステム・ストレージ３０へアド
レス信号及びシーケンス制御信号を与える。複数のシス
テム・ストＬ／−ジ・アドレス・レジスタ（ＳＳＡＲ）
５８は、システム・ストｖ−ジ３０へ了ドＶスヲ与える
。例えは、８１固又は１６個の５ＳＡＲ５Ｂが設けられ
てよい。マイクロプロセッサ３１Ｐがシステム・ス）Ｌ
／−ジ３０ヘアクセスする時、それはシステム・ストレ
ージ６０のアドレス？Ｓ’５ＡＲ５８へ与えるだけでな
く、システム・ス）Ｌ／−ジヘアクセスする場合にどの
５ＳＡＲｙａ−使用丁べきかを指示する。１つのメモリ
に対して多電の了ドレス・レジスタケ使用することは既
知であり、従ってこれ以上説明しない。Ｓ−８ＡＲ５８
はシーケンシギル・データ・ブロックの各バース１（７
）ために設ケられ、マイクロプロセッサ３１Ｐは’Ｐ−
ｆツシュ４０のアドレス１ｓｓＡＲ５８へロードするこ
とによって、システム・ストノージ３０Ｙ起ｉ’ｆる。

従って、アドレスは、連続したシーケンシギル・ブロッ
クの中間で、５ＳＡＲ５８ヘロードされる必要はない。

シーケンシギル転送の間、マイクロプロセッサ３１Ｐは
、キマッシュ４０とＤＡ、５Ｄ１６との間でデータ信号
の転送ケ開始するため、拳に５ＳＡＲＹ参照するだけで
よい。ここで注意丁べきは、千マツシュ４０がシステム
・ストｖ−シロ０の中で所定のアドレス・スペース’ｌ
’　有Ｔ　ルことである。登録簿４３は、異った範囲の
了ド７スヲ有する。５ＳＡＲ５８は、システム・ストＶ
−ジ３０のメモリ・了Ｖイの外に設けられた別個の電子
レジスタである。マイクロプロセッサ３１Ｐは、バス５
１−５４’ｒ介してチャネル・アダプタ３２と通信する
、 マイクロプロセッサ３１Ｐの動作は、制御スト了７６に
配本されたマイクロコード・プロクラムに従う。制御ス
ト了７３は書込ｏＴＲＱであることが望ましいが、１Ｆ
！ＩＢが書込０ＴＷＱであって、プログラム１ヒむ他の
部分は読出専用であってよい。バス７４は、マイクロプ
ロセッサ３１　ＰＹ制御ストア７３へ接続する。制御ス
ト了７３の中には、「アドレス及び指令」評価器５０の
機能を実行するＡＣＥプログラム５０Ｐ、直接アクセス
・コントロール５６０）機ｆｍ’ｒ：実行するＤＡＣプ
ログラム５６ｐ、−ｖ−マツシュ・アクセスｅコントロ
ール６１の機ｑ目ケ実行するＣＡＣプログラム６１Ｐ１
記憶システム１０の動作に必要な池のプログラムである
ＯＰプログラム７５がある。しかし、ＯＰプログラム７
５は、本発明ン理解するために必要ではない、プログラ
ム５０Ｐ、５６Ｐ、６ＩＰによって記憶システム１０ケ
制御するため、マイクロプロセッサ３１Ｐによって使用
されるデータ馨記憶するレジスタとしては、ｃＣＢレジ
スタ６３、ＬＤＣＢｖジスタロ２、待ち行列Ｖジスタロ
９、ＡＤＥＢｖジスタフ６．５ＩＴＶジスタ４５、バッ
フ了・レジスタ７７、ＬＫＰレジスタ２５、及びＢＳＴ
Ｌ／ジスタフ８がある。更に後述するように１ＦＢＬレ
ジスタ７９、Ｊカウンタ３７、放棄’）ス）（ＤＬ）３
８が使用される。キャツシュ４０が非常に大きい場合、
ＳＩＴレジスタ４５をシステム・ストレージ３０に記憶
することができる。効率を向上させるためには、ＳＩＴ
ンジスタ４５にあるページを貯蔵するため、１組のＶジ
スタ’に制御スを了７３に予約しておくことができる。

第２図に示された記１システム１０の動作は、第６図か
ら第１２図１で？参照丁れば、最も良く理解することが
できる。第３図から第１２図までは、データ構造馨詳細
に示すとともに、本発明σノ理解に必要なマイクロコー
ドについてのマシン動作流れ図を示す。第３図は、記憶
システム１０を動作させるため、マイクロプロセッサ３
１Ｐによって使用されるデータ構造を示す。ＬＤＣＢレ
ジスタ６２は制御スト了７３の中でデータ信号を含む一
連”）”ジスタであり、４つの部分より構′盛される。

最初の部分８０は、基礎データ構造（ＦＯＵＮＤ）部分
である。部分８０は、記憶システム１０の機１［’一般
的に限定するとともにサポートする。ＰＰＡＲＭＳｅ分
８１は、後に説明するセット・ページ・パラメータ指令
によって設定されたページング及びスワツピング機ＷＱ
Ｙ限定するパラメータに関連している。ＣＰ　Ａ　ＲＭ
　Ｓ　部分８２は、ホスト１１によって出されたセット
・セクタ・シーク・サーチＩＤ指令のような指令パラメ
ータ指令む。これらの指令は既刊のディスク記憶装置周
辺記憶システムと組合せて使用される。ＲＰＡＲＭＳｂ
分８３は、続出活動（即ち、ＤＡＳＤ１６からキャツシ
ュ４０ヘデータ信号ケ転送すること）をサポート１条パ
ラメータを含む。

部分８０はＯＤＥフィールド”９　Ｑｉ含ひ。フィール
ド９０は、装置終了（ＤＥ）信号が記憶システム１０か
らホスト１１へ送られるべきか否かＹ示す。ＣＮＬ　　
ＭＡＳＫフィールド９１は、チャネル・アダプタ３２の
いずれが現在の指令Ｙ受取ったか、即ち、論理装置がど
のチャネルと提携関係ン有するかン示すビット・パター
ンケ含む。ＬＤＡＤＤＲフィールド９・２は、指令とと
もに受取られた論理アドレスケ指示するコードを含む。

ＣＭＤフィールド９３は、第１図のバイト２１から取ら
れたコードを含む。ＳＥＱフィールド°９４をま、第１
図σ】バイト２２から取られた内容を含む。ＣＣＲフィ
ールド９５は、記憶システム１０によってチャネル指令
再試行（ＣＣＲ）信号がホスト１１へ送られたかどうか
ン示す。−ｖ−’ｌ’ｌフッ・ミスがＭｉｓｓフィール
ド９６で表示されると、チャネル指令再試行信号がホス
ｉ１１へ送られる。従って、フィールド９６は、−ｖ−
マツ・シュ４０につ０てミスがいつ生じたか、記憶シス
テム１０が適当なＯＣＲ信号ケ与えたかどう力化示す。

ＣＣＲ信号は、拳にホスト１１に対して、受取られた周
辺指令？実行する場合に遅延が必要であるかどうかを示
す。記憶システム１０が指令ン実行できる状態に達する
と、それはホスト１１へ装置終了信号？送る。矢に、ホ
ストは前（７Ｊ周辺指令ン再び送り、七Ｃ１）指令が記
憶システム１０によって実行さ〜９ることになる。

ＰＰＡＲＭＳ部分８１は、バイト２２にあるシーケン７
丁ルーピットに対応するＳＥＱフィールド１００’Ｙ含
み、かつバイト２２のＲＤ部分から敗られたＲＤフィー
ルド１Ｏ１；Ｖ含む。Ｂ　　Ｃ０ＵＮＴフイールド、１
０２は、シーケンシギル・データとして転送されるべき
ブロックの数？含む。

シーケンシマル・データσＪ各ブロックがホスト１１へ
転送され１度に、Ｂ　　Ｃ０ＵＮＴフイールド１０２は
１だけ減少される。従って、それはキャツシュ４０ケ升
してホスト１１へ転送されるべきブロックＱ）数ケ示す
。ＢＡＳＦＪ　ＣＹＬフィールド１０５は、シーケンシ
マル・データがＤＡＳＤ１６から転送される場合のシリ
ンダ・了ドＶスＣヶ含む。即ち、多重シリンダ・リクエ
ストにおいて、ＢＡＳＥ　　ＣＹＬフィールド１０３は
、仮想計算機（ＶＭ）ミニディスクの値Ｃヶ含む。

ＣＰＡＲＭＳ部分８２は、５ＥＥＫ　　ＡＤＤＲフィー
ルド１０４にＤＡＳＤシーク・了ドＶスＹ含み、Ｓより
フィールド１０５に最後又は現在のサーチＩＤ指令を含
み、ＳＥＣ’ＴＯＲフィールド１０６に最後又は現在σ
）セット・セクタ鎮ケ含む。

ＲＰＡＲＭＳ部分８６は、ＤＡＳＤ１６からキャツシュ
４０へのデータ転送が必要であることを示すＲＥＱＤフ
ィールド１１０ケ含む。ＲＩＰフィールド１１１は、Ｄ
ＡＳＤｌ　６からキギツシュ４０への読出しが進行中で
あることン示す。ＲＡフィールド１１２は、ＤＡＳＤｌ
６からの読出しが完了したこと、１だある後処理機能が
実行されていることケ示す。ＤＡＤＤＲフィールド１１
３は、アドレスされている実際σ）ＤＡＳＤ１６Ｙ示す
ため、バイト２０（第１図）からσ）装置アトＶスケ含
んでいる。ＤＩＲＩＮＤＥＸフィールド１１４は、登録
簿４３の指標１ｉｉ！’２含む。この指標値は、どの登
録簿エン）　ＩＪイが、特定１７）ＬＤＣＢＶジスタロ
２で指定された論理装置に対応するエントリイケ含むか
ン表示する。５ＳＡＲフィールド１１５は、ＤＡＳＤｌ
６と一？マツシュ４０との間のデータ転送において、ど
の５ＳＡＲ５８がキマッシュ４［１’ｒアクセスすると
ぎに使用さ蜆るか％”　示Ｔ。５ＡＶＥフイールド１１
７は、各ｔｉ（７）動作（割込動作ケ含む）Ｏｉ間、制
御データ信号ケ保ｉＴるため、マイクロプロセッサ３１
Ｐが使用するＬＤＣＢｖジスタロ２の領域Ｙ示す。

ＡＤＥＢＬ／ジスタフ６の構成は、登録簿４３の各エン
トリイの構成と同じである。従って、ＡＤＥＢＬ／ジス
タフ６の説明は、登録簿４３についてもあてはまる。登
録簿４３及びＡＤＥＢＶジスタフ　６０”）各二ント・
リイにおいて、ＩＮＤＥＸフィールド１０７は登録簿エ
ントリイの論理アドレスである。このフィールドは、各
エントリイのために自己識別データケ含む。フィールド
１０８は、キマッシュ中に記慣されたデータ、又は記憎
のために割当てられたデータに対応するＤＡ　ＳＤ　１
６のアト”ｌ／スケ含む。ＣＣＰは物理シリンダ・アド
レス、即ちＤＡＳＤ　？　６のためのシリンダの実際の
物理アドレスである。Ｈはヘッド・了ＶＬ／スであり、
Ｒはレコード・アドレスであり、Ｄは装置了　　　　゛
ドＶスであり、８ＥＣＴＯＲは実際（ｈセクタ値であり
０このセクタ値は、データ・アクセスが開始されるディ
スクの回転位置ケ示す。４つのレコードン有するトラッ
クに対７ｒるＲ暗は、１から４まで変地することができ
、セクタ値は実際のセクタ・了ドＶスン示す。ＤＡＳＤ
’２了ドＶスする場合、Ｒ［は、通常のＤＡＳＤ了トレ
シング手法におけるように、パイトノベルの回転位置指
示情報へ変換される。Ｒ値は、ある種Ｑ］ホスト・オペ
Ｖ　−ティング・システムにおいて１から１２０または
それ以上の数ケとることができる。１２０′！￥超える
場合、　Ｒ１直は１つ（７））ラックにあるレコード数
Ｎのモジュロ直へ減少させられる。次いで、モジュロＮ
のＲ［は、ディスクの回転子ドレスへ変換される。そσ
）ようなセクタ値は、待ち時間の遅延ケ最小にして、レ
コードへσ〕了クセスケ開始させるのに適している。Ｃ
ＬＬは、物理装置上で限定される論理装置のために与え
られるような、論理シリンダ・アドレスである。ＬＩＮ
Ｋフィールド１０９は、１つの−・ツシュ・クラスの全
てのエントリイケー緒に結合するため、単一的にリンク
されたリストのデータ信号コードケ含む。所与の−・ツ
シュ・クラスの最後のエントリイは、特定のコード・パ
ターン（ゼｃ＋）Ｖ有する。このコード・パターンは、
連鎖の終り、又はクラスの終り乞示す、Ｍフィールド（
Ｍビット）１２４は、：！Ｆ−１Ｐッシュ４０にあるデ
ータが、ＤＡＳＤｌ６から受取られた後、変更されたか
どうかを示す。Ｍフィールド１２４は第１図の部分４７
に対応する。ＭＲＵＰフィールド１２５は、キマッシュ
４００久の「使用時点が゛より新しい」アドレス町牝記
慣領域ケ指丁ポインタであり、ＭＲＵＰＩ　２６は、−
？マツシュ４００次の「使用時点がより新しくない」了
ドレス町舵記憶領域ケ指丁ポインタである。これらのポ
インタは、それぞれσＪエントリイに対するフィールド
”　１０７の指標値である。ＭＲＵＰフィールド及びＬ
ＲＵＰフィールドは、後に第４図ケ参照して説明する二
重り／りのリストと共に使用される。それぞれの登録簿
エン）　ＩＪイに対しては、他のコードヶ付は加えてよ
いが、これらのコードは、本発明の理解に必要ではない
。

ＬＫＰレジスタ２５は、制御ス１７７３にあるプログラ
ム５０Ｐ、５６Ｐ、６１Ｐによってアクセス町ｑ目な領
域である。この領域は、これらマイクロコード・プログ
ラムの実行の相互作用を制御するため、リンケージ・ボ
ー１又はメツ七−ジ領域を形成する−　１つの実施態様
では、プログラム５ＤＰ及び５６Ｐは１つＱ〕コード・
セグメントとして処理され、ＬＫＰフィールド２５は、
これら２つＣｌノマイクロコード部分によって１つのユ
ニットとしてアクセスされる。コード・ポイン）（ＣＰ
）フィールド８５は、制御データケポートに置いたマイ
クロコードｂタケ指定する。プログラム６１Ｐがエント
リイ’？ＬＫＰレジスタ２５に置くと、プログラム５６
Ｐはその制御データケ＠出し、そσ）機ｑ目を実行する
。プログラム５６Ｐが、プログラム６１Ｐかものリクエ
ストに応答して、新しいデータ’ａ’　Ｌ　Ｋ　Ｐ　ｖ
ラスタ２５に置くと、ｃｐフィールド８５は、連続した
処理のだぬに、プログラム５６Ｐが応答したコード実行
中の地点がどこであるかケ、プログラム６１Ｐに教える
。ＰＲＩＯＲＩＴＹフィールド８６は、ＬＫＰフィール
ド２５に置かれたリクエストが高優先順位であるか、低
優先順位であるか、または連続処理を示すものであるか
ケ表示するコードヶ含む。Ｖフィールド（Ｖビット）８
７は、ＬＫＰｖジスタ２５のエントリイが有効であるか
どうか（即ち、それがアクションケ必要とする最近＋７
Ｊエントリイであるかどうか）ケ示す。ＤＡＤＤＲフィ
ールド８８は、ＤＡｓＤｌ６のどれがＬＫＰｖジスタ２
５の現在の制御データ信号に関連しているかケ表示する
ため、バイト２０から取られた装置子ドレスケ含む。Ｐ
ＡＲＭＳフィールド８９は、メツセージ（叩ち、どの機
能が実行されるべきであるか、状況など）と関連した各
種のパラメータケ含む。

Ｂ　ＳＴＬ／ジスタフ８は、ＤＡｓＤｌ６の各々に対Ｔ
る１組のレジスタケ有する。最初のＶジスタはＤＥＬＥ
Ｐフィールド１２０ケ含む、フィールド１２０は、登録
簿指標フィールド１２２−１２３ケ指定する指標堕１−
８ヶ含む。これらの指標直は、削除されるべき登録簿エ
ントリイン指定する。Ｉｌｉ：にフィールド”　１２１
は、テーブル中にある有効なエン）　ＩＪイの数ケ含む
、更に、それは了ドＶスとして使用される゛。列えば、
最初の登録簿ポインタ指標は、常にフィールド”　１２
２に記憶され、第８番目の指標は、常にフィールド”　
１２３に記憶される。ＥＫフィールド”　１２１に６の
１直があると、第３番目の登録簿指標がアクセスされる
。登録簿指標は登録ｓ４３のエン？　ＩＪイの論理子ト
°ノヌであり、従って登録簿４３へσノ迅速なアクセス
が町ｑ目となる。

システム・ストレージ３０とＤＡｓＤｌ６との間の動作
は非同期的であり、かつホスト１１とＤＡ　ＳＤ　１６
トの間の動作、及びホスト１１とシステム・スト７−ジ
６０との間の動作から実質的に独立している。そのだ約
、続出待ち行列１２８及び書込待ち行列１２７が待ち行
列Ｖジスタロ９に設定される。書込待ち行列１２７は、
装置ＤＯ１Ｄ１、Ｄ２、Ｄ３、Ｄ４σ〕各々のために別
個σ）待ち行列ン有する、書込待ち行列は、書込動作ケ
表示するエン［リイについて、ＩＮＤＥＸフィールド’
１０７に記憶された指標ケ含む。更に、棗込待ち行列は
、ＤＡｓＤｌ６へアクセスするために必要な了ドレスケ
記憶している。これらσ）了ドレスはシーク引数、サー
チ引数、セクタを含んでいる。

更に、書込待ち行列は、千丁ツンユ・ブロック・了ドＶ
スやシステムｅストレージ・了ドノス帝レジスタ５８の
ようなキマッシュ４０４アクセスする（ｈに必要な了ド
７ス部分、及び装置マスフケ含む。各装置について、書
込待ち行列１２７にある次のエントリイン指定し、また
は次の装置書込動作（ＥＤち、−Ｐ−ｉＦッシ！４０中
σ］どのＶコート°が久にＤＡｓＤｌ６へ書込１れるべ
ぎが）を指定するだぬ、リンク・フィールトン設けるこ
とかでさる。

従って、書込待ち行列１２７は、ＤＡｓＤｌ　６の各々
へ書込１れるべぎデータ・ブロックにアクセスするため
、千マツシュ４０のアドレスｏｒｒｔｅ記ｔｎ領域に対
する１つ又は複数σノ参照項目ケ含むことができる。各
書込待ち行列はフラグ・カウンタ１２７Ｆ：ｒ含む、フ
ラグ・カウンタ１２７Ｆがゼロでない時、それはフラグ
・カウンタ１２７Ｆにある計数１直に等しいエン）　Ｉ
Ｊイが書込待ち行列１２７にあることケ示し、フラグ・
カウンタ１２７Ｆがゼロである時、それは関連した書込
待ち行列１２７が空であることケ示す６書込待ち行列カ
ウンタ（ＷＱＫ）１２７には８ビツトのシフト・レジス
タであって、書込待ち行列１２７のいずれが次にエン）
　リイ２走量されるべきかン指定するため、上記シフト
・レジスタの１ビツトがセットされる。

各走置はＷＱＫ　１２７Ｋｖ１ビツトだけシフトし、そ
れによって次の書込待ち行列１２７が指定され輝 更に、待ち行りυレジスタ６９は読め待ち行列１２８ン
含む。読出待ち行列１２８の各々はポインタ１２９ケ有
する。ポインタ１２９はラウンド・ロビン待ち行りＵで
あ界、読出待ち行列１２８は、どの論理装置がＤＡＳＤ
１６からキマッシュ４゜へのデータ転送？必要とするか
ン指定するＬＤＣＢｖジスタロ２σノ了ト”ｖスン含む
。ポインタ１２９は、どσノ論理装置が次にサービスさ
れるべきがケ示すため、各読出待ち行列の中にある６＠
の町ｑ目なエントリイの１つケ指定する。ゼロのポイン
タ１２９は、窒の待ち行列ケ表示する。例えは、装ｆｌ
Ｄ　Ｄのポインタ１２９は２ヶ含むが、これはＬＤＣＢ
レジスタ２が次にサービスされるべきこと？示す、ＬＤ
ＣＢＬ／ジスタ２の次にＬＤＣＢｖジスタ３がサービス
される。その次にＬＤＣＢＶジスタ１がサービスされる
ｃ、ＤＯは、それに関連した全ての論理装＃について、
満杯の読取待ち行列を有する、装置Ｄ１の読出待ち行列
は２つのエントリイＹ有下る。それらは、ＬＤＣＢｌ及
びＬＤＣＢ３である。ポインタ１２９Ｑｒ数は３である
から、これはＬＤＣＢｖジスタ３が次にサービスされる
べきことを示している。読出待ち行タリ１２８にアクセ
ス千ることによって、マイクロプロセッサ５１Ｐは、デ
ータがホスト１１によってリクエストされた順序に関し
て、適当なシーケンスでＤＡＳＤ１６から千マツシュ４
０ヘデータ？転送Ｔ７−、ため、正しいＬＤＣＢレジス
タ６２へアクセスすることができる。本発明ン実施下る
に当って、他σ】優先順位決定方式ケ使用丁すことがで
きる。

第６図に示されたレジスタの外に、記憶システム１０ケ
構成するため他のＶジスタケ使用することかでき７−）
。こσ】ようなＶ、ジスタは、本発明？理解下るために
は必要でないので、説明ケ省略する。

ＬＲＵリスト４６は、第１図に示されるような後入れ先
出し単一リンク型スタックではなく、第４図に示される
ような二重リンク型リストであることが望ましい、第４
図のリストは、登録簿４３０）指標に従って構成される
、こσ〕指標は、欄１１６に示されるように千マツシュ
・了ドノスＣＡＤＤＲに対応する。１の値ン有するＣ’
ＡＤＤＲは、−Ｖ−丁ソシュ４０の最低メモリ・アトＶ
スに対応し、２σ〕＠ン肩するＣＡＤＤＲは、第２のア
トＶス町［２７−タＦ　惚ｆｌ　域σ）ためσ）、キマ
ッシュ４０のメモリ・アドレスン示す。以下同様である
。欄１２５は、千τソシュ４０の中で使用時点がより新
しい了ドＶス０Ｔｔ４Ｑデータ記憶領域であるようなエ
ントリイＦ、ＬＲＵリスト４６Ｉ７〕中で指定下る、第
４図ｖＪりでは、Ｍ＋２のＣＡＤＤＲが、欄１２５のゼ
ロによって示されるように、キマッシュのＭＲＵ了ドＶ
スａＴ旺データ記惜領域である。同様に、欄１２６は、
次の「使用時点が新しくない」テドレスｏＴ牝データ記
憶領域ケ指定する。使用時点が最も新しくないもσ）は
、欄１２６にゼロがあることによって知られるように、
Ｋ＋２である。注意丁べきは、マイクロブロセツ’１１
Ｐσ】中にある作業レジスタ（図示せず）がＭＲＵ及び
ＬＲＵの了ドＶス町１目記憶領域σ〕了ドレスケ含んで
おり、ＬＲＵリスト４６は、ＬＲＵ端部又はＭＲＵ端部
（第１図参照）のいずれからも走置できることであ、ｂ
。Ｍ　ＲＵ、及びＩ、ＲＵのポインタ値は、通常ノ二重
すンク型リスト・パターンで設定される。例えば、ＣＡ
ＤＤＲかに＋２（７）ＭＲＵＰは１の値に等しい。１の
値ン有するＣＡＤＤＲケ探丁と、ＬＲＵＰはに＋２０）
ｌ直を有し、ＭＲＵＰはＭの直を有する。これは、次の
「使用時点がより新しい」二Ｖメントである。ＣＡＤＤ
ＲがＭである工Ｖメントケ探丁と、ＬＲＵＰ値は１シ有
し、ＭＲＵＰ１直は２つσ）−・イフンン有する。２つ
のノ・イフンは、リスト（７）中に追加のエントリイが
あることケ示す（説明ケ簡略に下るため、これは上説明
しない）６同様に、ＣＡＤＤＲが２である場合、ＬＲＵ
Ｐ値は２つのノ・イフンであり、これはエントリイが省
略されていることン示す。町用閾値４９及びグループ比
聞直５７は、ＩＩ、ＲＵリスト４６の中でどこにあって
もよい。そのような閾百ン定食する場合、走査すれた工
Ｖメントの数がカウントされ、閾値に達したかどうかを
決定するため、ある数頭と比較される。これについては
、第１０図ケ診照して詳細に説明する。

第５図は、読めデータ転送及び書込データ転送における
ＣＣＷ及びＩＣＷのシーケンヌン示す。

読め転送は、ＤＡＳＤ１６からホスト１１へ信号ケ転送
し、書き転送はその反対におけるデータ転送である。Ｃ
ＣＷ連鎖１３０は、セット・ページ・パラメータ（ＳＰ
Ｐ）指令１３２で始まる。第１２図は、そσノような指
令が記憶システム１０によって実行される有様？示す。

基本的には、ＳＰＰ　指令１３２は、キャッシュ４０か
らホスｔ１１へ読出されたデータが放棄されることがで
きるかどうかケ設定するとともに、ＣＣＷｌ　９　（ｌ
ｊ１図）のバイト２２で指定された他σ〕パラメータケ
岐定する。１度ＳＰＰ指令が動作パラメータ娶記憶シス
テム１０へ指示すると、シーク指令１３６によって、シ
ーク指令が周辺記憶システムへ転送されはＳＰＰ指令に
含まれている。通常のＤＡＳＤ了−キテクチマーに従え
ば、シーク指令（７Ｊ次にセット・セクタ指令１３４が
来る。セット・セクタ指令の次にはサーチＩＤ等価（Ｓ
ＩＤＥ）指令１３５が来る。ここで記憶システムは、続
出指令１３６によって、了ドＶスされたＤＡＳＤ　１６
からデータを読暇る準備を完了１石。続出指令ケ受＠る
と、記憶システム１Ｄは、スタック１３１で示される動
作ケ準備する。先ず、シーク指令、セット、セクタ指令
、ＩＤ指令が１４０でスタックされる。１３７では、第
１図に関して説明したように、登録簿４３のサーチが実
行される。−？τツシュ・ヒラ１の場合（即ち、リクエ
ストされたデータが千マツシュ４０にある場合、矢印１
３８で示されろように、データは、直ちに−Ｐギツシュ
４０からホスト１１へ、指令ケ受取ったグ°ｆネル・ア
ダブタ３２ケ介して転送される。ｆｌｔ！方、登録簿４
３によって、データがキャッシュにないことが示される
と、矢印１４１で示されるように、キャッシュ・ミスが
生じる。そして、矢印１４２で示されるように、チ丁ネ
ル指令再試行（ＣＣＲ）信号が記憶システム１０によっ
て与えられる。ＯＣＲ信号は、いつ装置終了信号が記憶
システム１０から受取られたか、及び同じ読出指令ケ記
憶システム１０へ道ることによりて、読出指令１６６が
チマネルによって再実行されねばならないことケホスト
１１へ知らせる。これが起っている間、記憶システム１
０は、シークＩＣＷ１４３で始するＩＣＷ連鎖１４３−
１４８ケ組立てる、シークＩＣＷ１４５は、ホスト１１
から受取られたスタックのシーク指令から引出される。

多重トラック動作においては、ＩＣＷはサーチＩＤパラ
メータから引ｌｔ、される。シークＩＣＷ１４３の次に
セット・セクタエＣＷ１４４が来る、セット・セクタＩ
ＣＷ１４４ハ、レコード番号から計算されたセフタケ有
”する。

１４５において、局所入力によってセット・キギツシ隼
Ｉ　ＣＷｌ　４５が生じろ。このＩＣＷによって、プロ
クラム５６Ｐは、読出されるべきデータが記憶されるシ
ステム・スＦＬ／−シロ０のアト”ｖスケ、適当なシス
テム・ストレージ・了ドレスーＶジスタへ入れる。もし
複数のデータ・ブロックが転送されるべきであれは、１
４６で示されるように、複数σ〕セット＠千マツシュＩ
ＣＷが起る。

次に、Ｓ　Ｉ　ＤＥ指令１３５に灯心するサーチＩＤ等
価ＩＣＷ１４７が起る、サーチＩＤ等価ＩＣＷ１４７ハ
、を初のセット・千マツシュＩ　ＣＷｌ　４５に対応す
る。これは、複数σ）データ・プロクラム１つの５ＩＤ
Ｉｌｉｌｉ令１４７Ｙ使用して順次に読出されることン
意味千る。次に、転送されるべきデータ・ブロックの数
に等しい読出ＩＣＷ１４８がプログラム５６Ｐへ与えら
れる。それは、セット・キャッシュＩＣＷの数によって
示されたデータ・ブロックの数シ読出丁ためである。了
ドレスされたＤＡＳＤ１６から、−Ｐマツシュ４０のシ
ステム拳ストレージ・アドレス・レジスタ５８によって
指定すしたアドレスへ、データケ転送する読め動作が完
了すると、記憶システム１０は、ホスト１１へ矢印１５
０によって示されるように装置終了（ＤＥ）信号ン与え
る。ホスト１１は、指令１３６に対応する周辺指令ケ１
５１で再び出丁ことによって、直ちに応答する、勿論、
記憶システム１０は１５２で登録簿４３ケサーチし、そ
の結果、ＩＣＷ連鎖が実行されたばかりであるから、キ
マッシュ・ヒツトｙ生じる。次に、データは、矢印１５
３で示されるように、千丁ツシュ４０からホスト１１へ
転送される。１５６において、リクエストされたデータ
・ブロックについて、データが転送されなかった場合、
他Ｑ）キギツゾユ・ミスか生じ、エラー状況がホスト１
１へ報告される。このエラー状況は、記憶システム１０
が、ＤＡＳＤ１６のリクエストされたシリンダ及びヘッ
ド・了ドＶスからデータケ転送できなかった事実ケ反映
する。そＩ７）場合、ホスト１１は、標準のディスク記
憶装置回復手法ケ使用して、直接アクセスの経路からデ
ータケ転送することができる。省略符号１５４は、前述
した動作が反復されること、及６複数のＤＡＳＤ１６に
ついて複数のＣＣＷ連鎖が間挿されてよいことン示す。

ＩＣＷ連鎖は、必ずしもＣＣＷ連鎖σノ順序に従わなく
てもよい。状況に旧じて、ｌＣＷ連鎖は、後に発生する
ＣＣＷ連鎖によって組立てられかつ使用されてよい。そ
のような可能性は、ＣＣＷ連鎖に関して■ＣＷ連鎖の非
同期的局面ケ示す。通常、最初のＣＣＷ連鎖によって、
最初に発生するＩＣＷ連鎖ン生じる。任意σ〕時点で、
別Ｉ（ｌｉｌ（ｈＩＣＷ連鎖が各装置に対してアクチブ
であってよい。シーク、セット・セクタ、５ＩＤＥの指
令（１３５−１３５）は周知であるから、これ以上説明
しない。

第６図はシーケンシギルな読出デルタケ転送するための
マシン動作ケ示す。１６０において、受取られた指令は
、プログラム５０Ｐによって処理される。次に、ＬＫＰ
レジスタ２５し升して、プログラム６１Ｐがマイクロプ
ロセッサ３１Ｐによって能動１ヒされる。１６１で、指
令は再びプログラム（ＳＩＰによってデコードされる。

それは続出指令であるから、第１図に関して説明したよ
うにして、登録簿４３がサーチされる。１６３で、登ｅ
簿のサ　ｆ”結果、−ｖ−マツシュ・ヒツト；ｅ＝生シ
たか、キマッシュ・ミスが生じたかン、マイクロプロセ
ッサ３１Ｐが決定する。、千マツシュ・ミスの場合、１
６４で、指令及びその制御情報ケ待ち行ｆ！Ｉ　ｖジス
タロ９に置くことによって、受なられた指令が待ち行列
に入れられる。１だ、ＣＣＲ信号がホスト１１へ送られ
る。待ち行列６９は任意の様式ケ有してよい。待ち行列
６９は、ＤＡＳＤ１６の各々に対する先入れ先出しくＦ
ＩＦＯ）待ち行列である。即ち、８個のＤＡＳＤ１６が
あれば、８つの待ち行列が存在する。ＦＩＦＯ待ち行夕
ＩＪ％’使用することによって、所与の装置に関して、
ホストに対する応答の順序が、確実にホストによって送
られた指令の順序に対６−″ｒることと々る。

待ち行列Ｖジスタロ９から、プログラム６１Ｐは、スタ
ック１３１ケ形成することによって、アドノスされたＤ
ＡＳＤ１６からの読出しを起動する。

１６３で、登録簿サーチによって千マツシュ・ヒツトが
生じると、キマッシュ４０は、１７０で、適当なチャネ
ル・アダプタ６２ケ介して、自動的にデータケホスト１
１へ転送″ｒる。−Ｐマツシュからホストへσノ、そ（
ｈような自動的転送は周知であるから、詳細に説明しな
い。自動的データ転送の間に、エラーが起る場合がある
。従って、エラーが検出されると、マイクロプロセッサ
′５１Ｐは、エラー報告分析ルーチンへ行く。概して、
データ転送にエラーは生じない。１７１で、データ転送
が成功裡に終了すると、マイクロプロセッサ３１ＰはＬ
ＤＣＢＬ／ジスタロ２にアクセスして、ＲＤフィールド
１０１ケ検査する。もしＲＤフィールド１０１に「読出
し及び放棄」が表示されていれば、１７３で、マイクロ
プロセッサ３１Ｐは、キャッシュ中に読出したばかりの
データーブロックについて、制御ストア７３の放棄リス
ト３８の中に「放棄」ケ表示Ｔる。放棄は、指令が実行
されていない時、マイクロプロセッサ３１Ｐがシステム
・ストｖ−ジ３０の登録簿４３にアクセスして、そのエ
ントリイケ消去することにより実行される。　　　　・
置換アルゴリズムが呼出される前に、データを放棄する
ことは、キギツ／ユ４０％’効率的に管理するのに必要
な制御手順ン減少させる６即ち、自由な（解放された）
了トｖス可能データ記憶領域は、羊れらが必要とされる
前に確保炎れることになる。

１７１で、ＲＤ＝Ｏであれば（読出し及び放棄でない）
、１７５で、マイクロプロセッサ３１Ｐは、Ｒ録１１４
３の成るフィールドによって（図示せず）、データがキ
ャッシュ４０へ固定されるべきかどうかン決定する。キ
ャッシュ４０へのデータの固定は、登録簿４３の固定フ
ラグ（図示せず）かホスト１１０指令によって消去され
るまで、そのデータンキャッシュ４０から消去できない
ことケ意味する。もしデータがキャッシュへ固定される
のでなければ、１７６で、読出されたばかりσ）ブロッ
クは、登録簿４３のＬＲｔＪリストの中で、「使用時点
の最も新しいＪ（ＭＲＵ）ブロックとされる。

１７７で、本発明と無関連σ）論理ステップがマイクロ
プロセッサ３１Ｐによって実行される６次に１８０で、
ＬＤＣＢレジスタ６２が再び了り２セスされて、ＳＥＱ
フィールド１００が＠食される。

もしアドレスされたＤＡＳＤｌ＜Ｓに関してシーケンシ
ギル・データか表示されていれば、１８２で、マイクロ
プロセッサ３１ＰはＬＤＣＢｖジスタロ２のＢ　　Ｃ０
ＵＮＴフィールド１０２ケ検査する。

それは、ブロック・カウント：（ＢＫ）が０に等しいか
どうか、即ち、転送さｎたばかりのブロックが、データ
σ】シーケンス中最後のブロックであるかど５かン牌べ
るためである。もしそれが最後σ）ブロックで逃ければ
、１８３で、ブロック・カウントが１だけ減少される。

ステップ１８０．１８２．１８３及び論理通路１８１は
、マイクロプロセッサ３１Ｐ’＆プログラム５０Ｐへ導
く。それは、通常の態様で、最終状況乞ホスト１１へ報
告するためである。

第７図及び第８図は、待ち行列レジスｆｉ６９の中の読
出待ち行列ケ走膏し、記憶システム１０の内部指令であ
るＩＣＷ連鎖連鎖７王生動作フローン示す。リクエスト
された読出指令が待ち行列に入れられた陵、マイクロプ
ロセッサ３１Ｐは記憶システム１０に各種の機ｑ目ケ実
行させる。例えば。

そのような機ｑ目は、チマネル・了ダブタロ２ン介して
受取られた指令に応答すること、読出指令ケ転送したチ
マネル・アダプタ３２から受取られた熊の指令ケ実行し
たりすることン含む。ホストからの周辺指令の受敗りが
休止すると、シーク指令及びセット・セクタ指令がマイ
クロプロセッサ３１ＰによってＤＡＳＤｌ６へ送られる
。千マツシュ４０がデータケホスト１１へ送ったり、ホ
スト１１からデータケ受叡ったり、ＤＡＳＤｌ６へデー
タケ送ったり又はそこからデータケ受敗っている間に生
じる制御活動が休止すると、マイクロプロセッサ３１Ｐ
は、そＱ〕タスク指名マイクロコード（これは第２図に
示される０Ｐ７５の１部である）ン介して、待ち行ダ（
ｊレジスタ６９ケ含む作業テーブル（図示せず）ｒ走置
する。もし待ち行列レジスタ６９の中の待ち行列が空で
あれば（即ち、読出しも書込みも起るべきでない）、マ
イクロプロセッサ３１Ｐは論理通路１９２ケたどって１
９０へ戻る。もし１９１で、ポインタ１２９（第３図）
ケ定食することによって、読出指令が待ち行列に入れら
れていることが倹１１＋きれると、１９′５で、読め待
ち行列１２８からマイクロプロセッサ３１Ｐｏｒ内Ｆ！
１Ｉ５Ｖジスタ（図示せず）へ行列のエントリイが転送
される。もしこの転送の間にエラーが生じると、エラー
報告及び回復手順が１９４で開始される。待ち行列Ｖジ
スタロ９からのエントリイの読出しが成功すると、１９
５でＬＤＣＢＬ／ジスタロ２が・アクセスされ、ＯＤＥ
フィールド９０が１へセラＦされる。それは、読出しが
成功裡に完了した時、装置終了信号ｙｉｔ＋”’ｒべき
であることン示Ｔ（第５図の矢印１５０ケ参照）、１９
＜５で、本発明と無関連σ）機能が実行される。次に２
００で、了ドレスされたＤＡＳＤに対応するノ；ツファ
・レジスタ７７（第２図）σ）中で、第１図のバイト２
７にあるビットがセットされる。それは、論理連鎖が生
じること、１２０ちアドレスされたＤＡＳＤｌ６に対す
る来たるべきアクセスで、１つ以上の■ＣＷが使用され
ることン示す。２０１で、ＬＤＣＢｖジスタロ２が再び
アクセスさｎて、ＳＥＱフィールド１００の値が？＠食
される。シーケンシギル・データが表示されていれば、
マイクロプロセッサ３１Ｐはステップ２０２へ進ｔｒ６
ソれは、来たるべきＩＣＷ連鎖のためのブロック・カラ
ン１（ＢＫ）＆、受取られたページング・パラメータ（
ＰＡ）に等しくセットするためである。

所与１７ＪＩｃＷ連鎖ンブｒして転送されることのでき
るブロックの最大数は、システムｅストレージ・了ドレ
ス・７ジスタＣ８５ＡＲ）５ＢのｐＶｃ等しい、、レリ
えは、５ＳＡＲが８個の場合、転送されるブロックσ）
数は、最大８個であ石。更に、遅延境界ケ考慮に入れな
けれはならない。しｌえは、転送されるべき８＠σ】ブ
ロックが２１固のシリンダにアクセスすることケ必要と
てれは、最初にアクセスされたシリンダにあるブロック
のみが転送される。もし８１固Ｑ）ブロックσ】中で、
最初のシリンダに４１固のブロックがあり、第２のシリ
ンダに４１固のブロックがあれは、ブロック数は４にセ
ットされる。こＱ）方法は、一連のブロックケ転送する
ために必要な時間ケ最小にし、全てσ）転送が電子的速
度で完了することン町舶にする。所与のシリンダσ〕般
初σ】ブロックでミスが生じた場合、８岡のブロック１
で自動的に転送される。更に、ブロックσ】最大数は、
Ｂ　Ｃ０ＵＮＴフイールド１０２は、シリンダ境界が所
与のＩＣＷ連鎖によって決して交差されないようになっ
ている。こＱ】ような計算は、通常のプログラミング手
法によって実行Ｔることができ、これμ上詳細に説明し
ない。ステップ２０１で、もしシーケンシギル・データ
が表示されなければ、スナップ２０３で、転送さ九るべ
ぎブロックの数は、１ヘセツトされる。これら（／Ｊ＊
匝は、連鎖フラグ、ＤＡＳＤアドレス、及び他の装置制
御データと共にバッフ了・レジスタ７７へ与えられる６
２０４で、５ＳＡＲ５Ｂの識別記号がＯヘセットされる
。これは、マイクロプロセッサ３１Ｐが、識別記号ａｙ
有する５ＳＡＲにアクセスすること？意味する。

２０５で、第１図のＣＣＷｌ　９ン介して受取られた論
理了ドＶスＬＤＡＤＤＲが、ＤＡＳＤ１６σ）物理了ド
レス（ＤＡＤＤＲ）へ変換される。この動作は、論理ア
ト”レス表示ビ、ットケ削除するため、拳に論理了ドＶ
スンマスクすることによって達成される。２０６で、本
発明と無関連の機１ｅが実行される。論理コネクタ２０
７は、第８図で説明されるマシン動作流れ図の論理コネ
クタ２４３から接続される。即ち、１９０から２０６ま
での論理ステップの全ては、準備ステップであり、次に
説明するステップは、連続したデータ・ブロック転送？
実行するため、ループとして反復打ｑ目なステップであ
る。

ループ中の舒初のステップ２１０は、キャッシュ４０の
中でスロット又はアト７ス町ｑ目データ記憎スペースケ
割振る。通常σ】割振手順がとらｎる、αＤち、自由リ
スト中のアドレス町Ｔ４目ユニット（スロット）が、Ｄ
ＡＳＤ１６から来た最初の信号ブロックｗ受暇るため、
アドレス町ｑ目σ】ユニット又はスロットとして指定さ
れる。、次に、そのスロットは自由リスト（ＦＢＬＬ／
ジスタフ９）から除かれ、マイクロプロセッサ３１Ｐの
中にある内部レジスタに表示される。それは、−Ｐ−ｒ
Ｐツシュ４０の中のスロツ）７指定するため、登録簿４
３グ】中のどσ〕エン１１Ｊイが使用されるべきかケ示
Ｔ０注意丁べきは、千マツシュ４ｏにある各了ドレスＯ
ｒ＃Ｕスロットのために、登録簿４３の中に１つのエン
トリイ・レジスタが設けられていることである。

従って、キャッシュ４０にあるデータσ）実際σ】了ド
Ｖスは、登録簿４３のエントリイン含むレジスタから直
接に引山丁ことができる、 ステップ２０２又は２０３で設定されたブロック数に等
しい数のスロットか割撮りン試みられた後、２１１で、
マイクロプロセッサ３１Ｐは割振プロセスでエラーが生
じたかどうかケ決定′Ｔる。

もしエラーが生じたσ】であれば、ＤＡＳＤ１６から一
？マツシュ４０へ、ブロックＱ３全数が成功裡に転送さ
れなかったのかも知れない、従って、エラー条件が生じ
ると、２１２で、マイクロプロセッサ３’１　Ｐは、Ｌ
ＤＣＢＶジスタロ２のＳＥＱフィールド”１ｏｏｖ調べ
て、データ転送がシーケンシギル転送であるかどうかン
決定する、もしそれがシーケンシギル転送でなければ、
マイクロプロセッサ３１Ｐは論理通路２１３ケたどって
、プログラム５０Ｐへ戻り、１つのブロックに対しスペ
ースケ利用町舵と′ｒるため、置換アルゴリズムの制御
ケ待機下る。シーケンシギルなデータ転送であ６Ｊｊ３
合、２１４でマイクロプロセッサ３１Ｐは、転送される
べき最初のブロック上でエラーが生じたのかどうかン決
定する。もしそ扛が最初のブロック、であれは、マイク
ロプロセッサ３１Ｐは論理通路２１６ケ介してブロクラ
ム５０Ｐへ戻る。もし割振りのエラーが最初のブロック
について生じたのでなければ、先行するブロックのデー
タ転送が起る。マイクロプロセッサ３１Ｐは通路２１７
ケたどってステップ２２０へ至る。それは、割振されな
い領域において転送されるべきブロックの数ｙ、−ｘ　
ｃｗから除去するためである、即ち、割振エラーに関連
させることのできるブロックから始まる全て＋７１所望
のブロックが、ＩＣＷ連鎖から除去される、 次にステップ２１１に戻って、もし割振エラーが起らな
かったのであわは、２１８で本発明と無関連の機能が実
行さｎる。こｎらの機ｑ目は、割振りに関連しないマイ
クロコード論理エラーを分析することン含む。もしその
ようなマイクロコード・エラーσ〕ために、スロットが
割撮られなかったのであれは、除去ステップ２２０が実
行さｎて、ＤＡＳＤ１６から−Ｐマツシュ４０へ転送さ
れるブロックσ）数が減少される、エラーが生じない場
合、又は除去ステン、ブの陵、マイクロプロセッサ３１
Ｐは２２１で本発明と無関連の論理ステップケ実行する
。２２２で、ＬＤＣＢＬ／ジスタロ２σ）ＳＥＱフィー
ルド１００が険青さ′ｎる。もしＳＥＱフィールド”　
１００がゼロに等しけれは（即ち、シーケンシギルでな
いデータ）、２２３で、データケ受＠！　７；ｓ　ヘぎ
千マツシュ４０中のスロットに灯心する、Ｒｅ簿４３の
エンドＩＪイの指標が、ＲＰＡＲＭＦＩｆ！Ｉ分８６の
フィールド１１４へ入れらｎる。シーケンシギル・デー
タの場合、又は指椰がＬＤＣＢレジスタ６２へ入れられ
た後、２２４で、後にシステム−ストレージ・アドレス
・Ｖラスタ５８へ挿入されるべきキマッシュ・アト”ｖ
スが、ＬＤＣＢレジスタ６２へ挿入さｎたばかりの登録
簿指標から発生される。この発生は、甑にオフセットを
登録簿指標の各々へ付は加えることによってなサレル。

久［２２５で、ＳＥＱフィールド１［１０がシーケンシ
ギル・モート′Ｙ示すと、ブロック・カラン）（ＢＫ）
が１より大きいがどうが％’ＪＪべる１こめ、マイクロ
プロセッサ３１ＰはＢ　　Ｃ０ＵＮＴフイールド１０２
ン険ＩＥＴる。次に２３２で、マイクロプロセッサ３１
Ｐは、転送されつつあるブロックのシーケンス中にある
最初のデータ・ブロックが、現在処理さｎているがどう
がア調べる。

もし処理されていなければ、２３６で、第２のブロック
に対する新しい−Ｐ−１Ｆッシュ・了トーｖスカ与えら
ｎ、る。次に２６４で、バッファ・ノジスタ７７の中で
、Ｗ２又は他のブロックに灯心するシステム・ストレー
ジ・了ドＶス・レジスタ（ＳＳＡＲ）５８がキマッシュ
・了ドレスヘセットサレ、フラグがセットさｆ１登録簿
４３に対するポインタがセットされ、キマッシュ・アト
”ｌ／スケ受淑るべき５ＳＡＲ５８が指定さｆＬる。更
に、バッファ・Ｖジスタフ７の中に、実行下べき池の機
ｗｅ　’ｖ　限定してよい。

ステップ２２５．２３１．２３２へ戻って、論理通路２
２６は本発明と無関連のステップ２２７へ進み、次いで
マイクロプロセッサ３１ＰはＬＤＣＢｖジスタロ２へ進
ンテ、ＲｐａＲＭＳ部分８６σ】フィールド”１１６に
発生さｎた千マツシュ４０σ）　７　ト”　ｖス？記憶
する、次いでマイクロプロセッサ３１Ｐは本発明と無関
連のステップ２２９ケ実行し、論理コネクタ２３５ケ介
して第８図の論理ステップへ進む。

第７図の論理コネクタ２３５は、第８図の論理コネクタ
２４０へ接続される。２４１で、マイクロプロセッサ３
１Ｐは、第３図θ）ＥＫフィールド１２１ケ増加するこ
とによって、５ＳＡＲ５８へのポインタに更新Ｔる。２
４２において、マイクロプロセッサ３１Ｐは、−？マツ
シュ４ｏへ転送すれるべきデータ中ブロックの曾てか、
キマッシュ４０の中でスペースの割振りケ受けたがどう
か？決定する。もし受けていなければ、マイクロプロセ
ッサ３１Ｐは、論理ユネクタ２４３を介して、第７図の
論理コネクタ２０７へ戻り、他のデータ・ブロックノた
めにキマッシュ４ｏのスロットヶ割振ル。このループは
、ＥＫフィール）”　１２１７％転送されるべきブロッ
ク数に等しいカウントケ含むようになる１で反復さｎる
。

前記σ】ループケ完了した牙、本発明と無関連σ〕論理
ステップが２４４で実行さｎる。２４５で、ｇｔ山指令
がＩＣＷにセットさｎて、ＤＡＳＤ１６σ〕ためσ〕デ
ータ読出指令が表示される。２５０で、ＬＤＣＢｖジス
ｊ’６２−ＩＪｉアクセスさｎて、Ｐ　Ｐ−ＡＲＭＳ部
分８１にあるＳＥＱフィールド°１００がセットさｎて
いるかりセラＦ２ｎているかが決定さｎる。セットさｎ
ていｌｒＬは、２５１で、マイクロプロセッサ３１Ｐは
、受取られたブロック・カウントが１より大きいかどう
かン決定′″ｒる。もしそれが１より大きけ九ば、ＩＣ
Ｗ２４の指令修飾バイト２７の中にセットされる。１よ
り大きくなければ、ステップ２５０又は２５１から、バ
イト２７の連鎖表示’（ｒ　ＩＪ上セツトることによっ
て、連鎖終了表示ＥＯＣが表示さｎる。２５４で、制御
ストア７３にあるバッファ・Ｖジスタフ７は、■ＣＷ’
／受叡る。愛敬１７ち、コード、フラグ、及び龍の記憶
動作表示（ＳＴＯＲＯＰ）が受取られる。、２５５で、
マイクロプロセッサ３１Ｐは再びＬＤＣｆ３ｖジスタロ
２のＳＥＱフィールド１（］０ケ調べて、それがＯＫ等
しいかどうか（即ち、シーケンシマルでないかどうか）
ン決定Ｔる。もし１つのブロックだ砂が転送されるので
あれは、マイクロプロセッサ３１Ｐは論理通路２５６ケ
たどり、構成されたばかりのＩＣＷ＆ＬＫＰＶジスタ２
５ケ介してＤＡＣプログラム５６Ｐへ転送するため、ス
テップ２５７ケ実行する。

シーケンシ丁ル・データ転送の場合、マイクロプロセッ
サ３１Ｐはステップ２５５からステップ２６０へ進み、
ＥＫフィールド１２’ｌ’Ｒのエントリイヘ調整する６
次に２６１で、もし残りのブロック・カウントが１より
大きくなければ、２５７で、ＩＣＷ２４がＬＫＰレジス
タ２５ケ介してＤＡＣプログラム５６Ｐへ転送される。

残っているブロック数が１より大であれば、ループ２７
０が実行されて、連鎖中の残りりＬＩ　ＣＷ　２４１）
’設定される。、、２７１で、「カウント、キー、デー
タ」続出指令及び多重トラック指令がセットされる。

２７２で、マイクロプロセッサ３１Ｐは、シーケンシマ
ルなブロック群σノ中の最後σＪ７’ロックが処理され
るべきか否かン決定Ｔる。もし処理され・・るべきでな
げれば、形成されつつあるＩＣＷＣｔノバイｉ２７にあ
る連鎖フラグが１ヘセツトされる。処理されるべきであ
れは、２７４で、連鎖フラグケリセット千ることによっ
て、連鎖状態の終り（ＥＯＣ）が表示される。２７５で
、形成されたばかりσＩＩＣＷ２４がバッファ・Ｖジス
タフ７へ転送される。２７６で、キマッシュ・了ドＶ７
．ＣＡＤＤＲがバッフγ・Ｖジスタフ７に記憶され、そ
れが直ちにパースを転送のために５ＳＡＲ５８へ転送さ
れることかできるようになる。２７７で、マイクロプロ
セッサ３１Ｐは、データ・ブロックが最後のブロックで
あるかどうか馨決定下る。−１もし最後（ｈブロックで
なければ、ループは２７８で調整され、通常の制御手法
ン用いて、内部レジスタ内Ｑ）カウントが調整される。

最後のブロックであれば、ステップ２５７が実行される
。ループが２７８でＲＭ［された時、ステップ２７１か
ら２７７までが実行される。

プログラム５６ＰがＩｃＷ連鎖ン受取ると、それはチャ
ネル・了ダブタロ２ケ通して受敗った連鎖指令ケ実行す
るようにして、■ｃｗ連鎖連鎖性実行。こσ］ような動
作は周知であるから、ＩＣｗ連鎖の実行はこれ以上説明
しない。注意丁べきは、ＤＡＳＤＩ６からキマッシュ４
ｏへ信号ケ転送する時、プログラム５６ＰはＤＡ　ＳＤ
　１６へ了ドＶシングするσ〕みならず、バッファ・Ｖ
ジスタフ７のキマッシュ・アドレスヶ５ｓａＲ５８へ４
え、数ブロックｃｔ〕ｆ−夕が単一のデータ・ストリー
ムで転送されることができるようにする。即ち、多重ト
ラック転送ができるようにする。転送が終ると、プログ
ラム５６Ｐは、エラー表示ケ含む結果の状況ｋ　Ｌ　Ｋ
　Ｐ　ｖラスタ２５ヘロードする。次にマイクロプロセ
ッサ３１Ｐの動作は、プログラム５６ＰからＣＡＣプロ
グラム６１Ｐへ切換えられる。

第９図は、キマッシュ・ミスに続いて、マイクロプロセ
ッサ３１　Ｐ乞介して実行されるマシン動作ケ示す。こ
れらのマシン動作は、例えば、第６図のステップ１６４
で起る。２８０で、マイクロプロセッサ３１Ｐはアドレ
スされた論理装置に対するＬＤＣＢｖジスタロ２にアク
セスし、ＦＯＵＮＤ部分８０のＣＣＲフィールド９５及
びＭｉｓＳフィールド９６ン１へセットする。こσ〕動
作は、キ丁ツシュ・ミスが生じたため、チマネル指令再
試行信号がホスト１１へ送られたことン示す。これにつ
いては、後に第１１図ｒ参照して説明Ｔる。

次に２８１で、マイクロプロセッサ３１Ｐは、ＦＢ　Ｌ
　（自由ブロック・リスト）Ｖジスタフ９ン険食して、
キ丁ツシュ４Ｄのアドレス９帖データ記憶領域又はブロ
ックが割振りのために解放されて（・るかどうかン決定
する。キマッシュ４０からＤＡＳＤＩ６へ、データケ早
期に転送しておれば、可能性としていくつかのブロック
が解放されているであろう。ＦＢＬｖジスタは、ＬＲＵ
リスト４６０部分４７がゼロに等しいこと？必要とする
ように構成するのが望ましい、ＬＲＵ！Ｊスト４６の中
に解放されたブロックケ表示することによって、指定さ
れたデータのアドレス５Ｔ＠ｅ性が維持される。

ステップ３０１−３０７はこの動作ケ示す。解放された
ブロックケ発見すると、マイクロプロセッサ３１Ｐはス
テップ２８４への論理通路２８２ン・とる。ステップ２
８４では、ＦＢＬｖジスタフ９から解放された自由ブロ
ックの表示が除去され、登録簿４３の対応するエン）　
ＩＪイが現在の識別表示から変更され、そＱ〕時キマッ
シュ４ｏへ割振られつつあるＤＡＳＤ１６＆）了ドＶス
町ＮＱ記憶領域が表示される。そＱノような割振動作０
３間にエラーが発生Ｔると、マイクロプロセッサ３１Ｐ
はステップ２８４から論理通路２８５ケたどってエラー
回復手順へ進む。別個σ）ＦＢＬノジスタ７９が設けら
れている場合、割振ステップ２８４は、第１１図？参照
して説明するように、論理コネクタ２８６ン介してデー
タ転送動作に続いて実行されてよい。

２８４で、キマッシュ４０のアドレスｍｔＹデータ記憶
領域の割振りが成功すると、２８６で、マイクロプロセ
ッサ５１ＰはＬＤＣＢレジスタ６２（ｈ　ＣＭ　Ｄフィ
ールド９３にアクセスし、キマッシュ・ミスがチマネル
読出型。）指令から生じたのか、チャネル書込型指令か
ら生じたのがン決定する。

チャネル書込型指令の場合、２８７で、装置終了（ＤＥ
）信号がホスト１１へ与えられる。即ち、書込指令に対
するキτツシュ・ミスケ処理する場合、必要なことは、
ホスト１１がらデータケ受暇るため、キマッシュ４ｏの
中でスペース２割振ることである。マイクロプロセッサ
３１Ｐが十分に早い時、書込指令（ｈｉスに対してＣＣ
Ｒ信号？送らなくてもよ（・。その場合、ステップ２８
４及び２８６がステップ２８ｏに先行する。次にステッ
プ２８０か、ステップ２９１の前にあるように、キマッ
シュ読出ミスθノサーチに対してのみ実行される。２８
６において、読出動作が表示されると、２９１で、マイ
クロプロセッサ３１Ｐは関連したＤＡＳＤＩ乙のために
読出待ち行うす（第３図）？セット下る。飼えは、装置
Ｄ２の場合、それに関連したＬＤｃＢレジスタ２に対す
るキ丁ツシュ。

ミスは、読出待ち行列１２８に図示されたエントリイン
生じる。マイクロプロセッサ６１Ｐは、読／ｌＩ待ち行
列ン設定した段に、２９２の動作へ進む。

２９２の動作は、記憶システム１０ｖ】中で実行される
べき作業ｒサーチするタスク指令ステップ１９０を実行
することケ含む。ステップ１９０ｙ実行した結果として
、実行下べくスケジュールされた読出動作ケ決定するた
め、読出待ち行列１２８が定食される。矢に、２９３で
、マイクロプロセッサ３１Ｐは、リクエストされたデー
タ・ブロックＹＤＡＳＩ）１６　（例えば装置Ｄ２）か
らキマッシュ４０へ転送する。勿論、これは、マイクロ
プロセッサ３１Ｐが読出待ち行列１２８の情報ケ、プロ
グラム５６Ｐによって使用されるＬＫＰレジスタ２５へ
与えることケ含む。１度、プログラム５６Ｐがｉｃｗ連
鎖から必要な情報ｒ受取ると、データは、既刊のＤＡＳ
Ｄ読山手法ケ用いて、アドレスされたＤＡＳＤＩ・６か
らキギッシュ４ｏへ転送される。そσ〕読め動作が終了
すると、２９４で、マイクロプロセッサ３１Ｐは、装置
Ｄ２に対するＬＤＣＢレジスタ６２のＯＣＲフィールド
９５及びＭＩＳＳフィールド９６ン険食する。七の検倉
によって、マイクロプロセッサ３１Ｐは、ＤＡＳＤ１６
からキャッシュ４０へσ〕読出動作がキャッシュ・ミス
から生じたこと’ｌ”ｔＪ４識する。これは、２９４で
示されるように、装置終了信号がボスト１１へ与えられ
ることケ必要とする。

キャッシュ・ミスケ生じたチャネル指令αノ再実行は、
少し遅れて起る。叩ち、ホスト１１は、チ丁ネル指令ケ
再びｌｌｔＩ丁ことによって、ステップ２８７又は２９
４で送られた装置終了信号に応答下る。程なく、２８８
で、記憶システム１ｏは、ホスト１１によってリクエス
トされた全てグ〕種類のデータ記憶動作及び非同期的動
作？実行するため、本発明と無関連の指令ケ受取る。２
９０で、ホスト１１は第２回目の指令ン与え、登録簿４
３−ンサーチしている記憶システム１０は、今や第６図
のステップ１６３で生じるようなキャッシュ・ヒラトン
有し、その結果、データはキャッシュ４ｏがらホスト１
１へ転送される。２回目に出された指令が完了すると、
記憶システム１０は、タスク指名ステップ１９０ン升し
て、ｆｌｈ＆Ｊデータ動作へ進む。

ＦＢＬｖジスタフ９によって、キャッシュ４０に解放さ
れたブロックがな（・か、又はＬＲＵＩＪスト４６ン走
査した結果、部分４７がゼロであるエントリイカナい場
合、キャッシュ４０のアドレス５Ｉｔａ：記を領域のあ
るものが解放されて、割振ステップ２８４σ〕実行’ｋ
　ｏＴ＠Ｑにしなければならない。

七〇）ような解放はキャッシュ・ミス”ｉ　果だケチな
く、タスク指令ステップ１９０の動作が作業ン定食して
いる時にも生じるｅ、例えば、所定σノ優先順位に従っ
て、ステップ１９０はマイクロプロセッサ３１ＰＶして
論理通路２９９ケたどらしめ、定期的又は非定期的に、
次に説明するループ３゜Ｑ９）マシン動作ケ実行させる
。それは、ＦＢＬレジスタ７９が、キャッシュ・ミスか
ら生じた割振要件？満足させるエン゛トリイヶ有するよ
うにさせるためである。その場合、ＦＢＬｖジスタフ９
が９でないと、キャッシュ・ミスケ七−する書込指令に
ついて、割振ステップ２８４ケ迅速に実行させ、前述し
たようにホスト１１ヘチャネル指令再試行ＣＣＣＲ）信
号ン送るの？やめることができる。

ＣＣＲ信号丙送信中止は、記憶システム１０Ｑノ望まし
く・動作モードである。

本発明１７Ｊ場合、キャッシュ４０からＤＡＳＤＩ６へ
のデータ転送動作（以下、カースト・アウト動作とも（
・う）では、転送されるデータが指定される（ｈみなら
ス、キャッシュ４０のいくつかのアドレス記憶領域から
の液数Ｑ〕データ・ブロックが、グループとしてまとめ
られる。ＤＡＳＤ　１６が、電気的切換えにより複数Ｑ
〕変換器によってアクセス０ＪＩｆ目な複数のンリンダ
ン有する場合、シリンダに記ｔｆＥ　０ｒＮｐなデータ
・ブロックＯＪ♀で、及び最初に指令されたデータ・ブ
ロックは、ＤＡＳＤ１６Ｑ〕１回σｊ選択の間に、記録
のためにクルー１１＋：、される。ある情況Ｑ〕下では
、データ・ブロックの数は、所与σ】シリンダにおける
トランクの全数より少ない数に制限されてよい。ρりえ
ば、システム・ストノージ・アドレス・ノジスタ５８が
８ｆｆｌｌＬかない時、最大８飼のデータ・ブロック？
転送Ｔることができる。キャッシュ・了ドＶスケ即時ニ
利用０Ｊり目とすることから独立して、全ての転送ケ十
分に早く処理Ｔるように動作するキャッシュ４０の場合
、転送さ・れるデータ・ブロックのグループにおけるデ
ータ・ブロックの醗大数は、シリンダにおけるトラック
数に等しい。データ・ブロックがトラックのサブセット
である場合（例えば、各データ・ブロックが１ラツクの
４分の１ケ占める場合）、５ＳＡＲ５８が８りであれば
、８クカブロツクが転送される。同じように１所与のシ
リンダにおいて、２つのトラックでデータの記憶が起る
。グループ比の要件については、能の順序＃換方云ケ採
用してよい。七〇〕ようなグループ比及び書込みは、第
１０図ケ参照して説明するようＫ。

タスク指令ステップ１９０の動作によって生じる。

これまで説明した定食及びグループ比は、マイクロプロ
セッサ３１Ｐの・かなりの動作時間ケ必要とてる。従っ
て、第９図のステップ２８１で自由なブロックがない時
、マイクロプロセッサ３１Ｐは、カースト・アウト動作
へ行かないで、ＬＲＵリスＦ４６ケ調べて、キャッシュ
４０で変更されな（・で記憶されているデータ・ブロッ
クがあるかどうか？調べる。ＬＲＵリスト４６σ〕中で
、部分４７（第１図）にある変更（Ｍ）ビットが０のエ
ントリイは、割振９牝な（即ち、自由な）ブロックσＪ
リスＦヶ構成する。第６図のＡｒ）Ｆ２Ｂレジスタ７６
にあるＭフィールド１２４は、そＣ１）ようなエン）　
ＩＪイについてゼロである。従って、部分４７の変更ビ
ットが＠食される。そして、ＬＲＵリスト４６σ〕中で
Ｍビットがゼロである最初σＪエントリイが、ホスト１
１又はＤＡＳＤ１６からデータケ受取るように削撮られ
る。七σノような走査は、ＬＲＵリスト−４６σ）ＬＲ
Ｕ端部（ＬＲＵ’＋［））σノところで始ま６．ＬＲＵ
リスＦ４６σノ走舎は、制御ストア７３（第２図）　ｏ
〕Ｊカウンタ３７によって制御される。Ｊカウンタ６７
は、それンオール・ゼロへセラＦすることによって３０
１で初期比される（第９図）。Ｊカウンタ３７がゼロの
時、ＬＲＵリスト４６ン走齋しているマイクロプロセッ
サ３１Ｐは、キャッシュ４０で使用時点の般も古いデー
タ・ブロックケ指定するエントリイにアクセスする。ス
テップ３［］１σ】初期比の後、ル−プ３００は、ＬＲ
Ｕリスト４６ｃＩ〕走査ケ制御Ｔ６゜先ず、３０２で、
ＬＲＵ＋Ｊのエントリイがマイクロプロセッサ３１Ｐへ
読出される。これは、ＬＲＵリスト４６でＩＮＤＥＸフ
ィールド１０７′ｌ￥通して指定された登録簿４３のエ
ントリイが、システム・ストレージ３０からＡＤＥＢＶ
ジスタフ６へ読出されることケ意味丁界ｆ、３０ろで、
登録簿４３から読出されたばかりのエンドＩＪイか調べ
られ、Ｍフィールド１２４がゼロであるかどうか決定さ
れる。もしＭフィールド１２４がゼロであれは、それは
変更されていないデータであり、キャッシュ４０に記憶
されたデータは、１）ＡＳＤ１６中に記憶された対応す
るデータに等しい。次に６０４で、決定されたディＶク
トリイ４３σ）エントリイ及びＡＤＥＢＬ／ジスタフ６
の内容ケ削除することによって、キャッシュ４０の決定
されたばかりの了ドＶス可能記憶領域が、割振りのため
に解放される。次に、ループ３００は終了し、通路２８
２がとられて、割振ステップ２８４へ進む。

もしＭビットがゼロでなげれば、マイクロプロセッサ３
１Ｐは、ループ６００ン通って、ＬＲＵリス１４６の次
の「使用節点か酸も古い」エントリイ？指定するように
進行する−６０５で、Ｊカウンタ３７へ１が加えられる
。３０６で、マイクロプロセッサ３１Ｐは、新しく・Ｊ
カウンタの直と、（Ｎ＋１）σ）値とケ比較する。Ｎ＋
１は、第１図σ）ＯＴ用閾百４９σノ丁ぐ上にあるＬＲ
Ｕ４６σＪエントリイに対応する。ＭＲＵ−ＭはＬＲＵ
十（Ｎ＋１）と同じ値であることに注意されたい。Ｊカ
ウンタがＮ＋１より小さい時、マイクロプロセッサ３１
Ｐはステップ３０２へ戻り、３０６のブランチによって
データが変更されていないことが決定されるか、町用閾
１ｉ！　４９　Ｋ連子すまで、ループ３００が反復され
る。次に、３０７で、マイクロプロセッサ３１Ｐは、タ
スク指名ステップ１９０へ戻る前に、いくつかの無関連
Ｑ〕機ｑ目ケ実行する。

ステップ３０６から１９０へ戻った時、キ丁ツシユ・ミ
スの結果（読ωしであっても書込みであっても）、キャ
ッシュ４０に記憶されるべきデータについて、キ丁ツシ
ュ４０内にスペースハ割振うれていない。所望されたデ
ータ転送は、キャッシュ４０中Ｑ）データかＤＡＳＤ１
６へ転送されるまで待たなければならない。データＱ）
ＤＡＳＤ１６への転送は、変更されないブロックン２８
４で割振らせることになる。

キャッシュ・ミスが生じた後、又はタスク指名ステップ
１９０の定期的走査中に、キャッシュ４０の中で変更さ
れないデータ・ブロックが存在しなければ、記憶システ
ム１０は第１０図の流れ図に従ってＬＲＵリスト４６ケ
走査する、書込み又は読出されるべきデータについで、
キャッシュ４０中に利用０ＴＩＩなスペースケ作るため
、自由ブロックケ設定丁石上記Ｑ）走査は、２つの大き
な段階で行なわれる。第１の段階は、放棄リス）ＤＬ３
８ン調べて、データの放棄が０Ｔ吐かどうかン決定する
ことである。第２の段階は、ＬＲＵリスト４６が最も使
用時点の古いエン）　ＩＪイかも町用閾直４９まで走査
される。この走査でヒラ）（変更されたデータ）が生じ
ると、そこからクループ１ヒ閾ｆｆ１５７まで第２力走
倉が始まり、所与のＤＡＳＤ１６上に記録されるべきデ
ータ・ブロックの群が設定される。ＤＡＳＤ１６は上記
ヒツトによって決定された、キャッシュ４０ｃ／〕変更
されているデータケ記憶する。

自由なリストがＬＲＵリスト４６の１部としそ含まれて
（・る時、キャッシュ・ミスの陵のＳｆはスｆ　ラフ２
８１１”４略し、ステップ３０１’２升してルーフ３０
０へ直接に進む。勿論、２９９の論理入力は、種々の理
由で生じてよい。

ここで第１０図ケ参照すると、マイクロプロセッサ３１
Ｐは論理通路３１０％’たどって、なされるべき作業ン
探丁。６１１で、第２図の放棄リスト３８がエントリイ
ケ有するかどうかケ検量される。もし放棄リスト３８の
中にエントリイがあれは、３１２で、そσＪエントリイ
が＠出される・それは、登録簿４３σ〕どのエントリイ
が削除されるべきであるか（ステップ３１３））２決定
し、かっ指標値（ＡＤＥＢレジスタ７６のＩＮＤＥＸフ
ィールド１０７）ケＦＢＬレジスタ７９へ転送Ｔるため
である。これらの動作は、キャッシュ４０のために自由
ブロックケ作る。次に、マイクロプロセッサ３１Ｐ・は
、ＬＲＵリスト４６の走査のためにループ３１６及び３
６０へ進むことができる。

ステップ６１４では、ＬＤＣＢレジスタ６２のＣＣＲフ
ィールド９５及びＭＩＳＳフィールド９６が１ヘセツト
されている論理装置があるかどうか検量される。もしそ
Ｑ〕ような論理装置があれば、マイクロプロセッサ３１
Ｐは論理コネクタ３１９ケ介して第９図のステップ２８
４へ進む。久（・でステップ２８４から２９４までが、
ＬＤＣＢレジスタに表示されたＣＣＲフィールド９５に
関して、記憶システム１０の動作ケ完了Ｔる。この時点
で、マイクロプロセッサ３１ＰはＣＣＲフィールド９５
％／クリ了しない。なぜならば、それは次に受取られた
指令ケＳ１食して−そ（ｈ指令がチ丁ネル指令再試行の
結果として送られたかどうかを決定Ｔるからである。

ステップ３１１で、放棄リスト３８にエントリイがない
か、３１４で、ＣＣＲフィールドケセットされているＬ
ＤＣＢｖジスタがなけれは、マイクロプロセッサ３１Ｐ
はＬＲＵリス１４６ｖ走食するステップへ進む。３１５
で、Ｊカウンタ３７ケゼロへセットすることによって、
走査が開始される６次にループ３１６が開始され、ＬＲ
Ｕ！Ｊスト４６の最も使用時点が古い指標直から町用閾
値４９まで走査が実行される、ループ３１６は、ＬＲＵ
十Ｊに記憶された指標直によって指定された登録簿４３
のエントリイン続出丁ステップケ含む。

ループ３１６％’ｉｌ：初に通る時のＪカワンタはゼロ
であり６従って、マイクロプロセッサ３１ＰはＬＲＵリ
ストの使用時点が最も古いエントリイン続出して、３１
８でＭフィールド１２４ケ調べる。

ＭフィールドがゼロであるＪ３２０でＪか、７ンタは１
だけ増加される。次に３２１で、Ｊカワンタの直がＮ＋
１（ＬＲＵリスト４６で町用閾［４９の丁り上にあるエ
ントリイ）と比較される。Ｊカワ／りがまだＮ＋１に等
しくなければ、ル−プ３１６が反復される。ループ３１
６が完了すると、論理通路３６７がとられて、マイクロ
プロセッサ３１Ｐはタスク指名ステップ１９０へ戻され
る。

この場合、ＬＲＵ十〇と町用聞直４９との間で指定され
た全てのデータ・ブロックは、変更されたデータケ有し
ない。即ち、第１０図に示されたマシン動作は十分な回
数だけ実行されたか、他のアルゴリズムによって、町用
聞直４９の下にあるエントリイによって表わされるキャ
ッシュ４０の全ての変更されたデータが、ＤＡＳＤ１５
へ転送されている。この場合、キャッシュ４０からデー
タＹ転送する必要はない。第９図のステップ３０３で、
新しい割振りＫよって変更されないデータ・ブロックが
発見されるからである。

第１０図において、検量されている登録簿４３のエント
リイのＭフィールド１２４、又はＬＲＵリスト４６中の
部分（Ｍビット）４７が１である時、走査中に書込ヒツ
゛トが起っている。次にマイクロプロセッサ３１Ｐは論
理通路３２５ケたどり、現在検査されているエンドＩ）
イで指定された装置について、書込待ち行列（ＷＱ）１
２７へＬＲＵ＋Ｊの指標暗ｒ転送する。上記の装置は、
ＡＤＥＢｖジスタフ６のフィールド１０８にあるＤフィ
ールドで指定されている。列えは、もし装置Ｄ２がＤフ
ィールドに指定されていれは、対応する書込待ち行列１
２７は、ＡＤＥＢＬ／ジスタフ６のフィールド１０７か
も指標１直を受取る。この時点で、装置Ｄ２に対応する
フラグ・カワツタ１２７Ｆは、１だけ増加される、もし
書込待ち行列が空であったならば、フラグ・カワツタは
１１７）ｌ直Ｙ含む。窒でなげれば、フラグ・カワツタ
は書込待ち行列におけるエントリイの数ン反映している
。こσ〕指標直は、キマッシュ４０からＤＡＳＤ１６へ
転送されるべき、最初の指定されたデータ・ブロックケ
表わ丁。ヒツトσ）発生はループ３１６ケ終了させ、マ
イクロプロセッサ３１Ｐにループ３３０欠実行させる。

ループ６６０はＬＲＵリスト４６ケ走食下るか、その走
査はヒツト位置（例えばＬＲＵ＋１　）からグループ１
ヒ閾値５７まで、又は最初に決定されたデータ・ブロッ
クとグループにすることができる、適当な数のデータ・
ブロックが決定されるまでである。キマッシュ４０中で
グループにすることができるデータ・ブロックは、最初
に決定されたデータ・ブロックσＪＣＣＰＩ直（ＡＤＥ
ＢＶジスタフ６のフィールド１０８参照）に等しいＣＣ
Ｐ直ケ有するデータ・ブロックである。勿論、これラノ
データ・ブロックは同一のアドレスされた装置の中にあ
７−１．。

グループｔと聞直５７までσ】第２の走査は、ヒツトが
ループ３１６で生じた時にのみ起る。それは、マイクロ
プロセッサ３１ＰがＪカランタケ１だけ増加させるステ
ップ３６１で始まる。第１図の例では、検量されるべき
欠のＬＲＵエントリイは、ＬＲＵ＋２に対３てる。従っ
て、登録簿４３のそσ〕エントリイはＡＤＥＢＬ／ジス
タフ６へ転送されル、矢にマイクロプロセッサ３１Ｐは
、３３２でＭフィールド１２４ン檎食する。その直はゼ
ロに等シイ力ら、マイクロプロセッサ３１Ｐは論理通路
３３３′ｌ￥たどって、ステップ３３１へ戻り、ループ
３３０ｙ繰返丁。もしＭフィールド１２４がゼロでナケ
れば、３３４でマイクロプロセッサ３１ＰはＡＤＥＢＬ
／ジスタフ６のｃｃｐ（直、及ヒＳ初に指定されたデー
タ・ブロック（これは書込待ち行列１２７にある）のＣ
ＣＰ直とン＠査する。

池の実癩例として、マイクロプロセッサ３１Ｐの中にあ
る作業Ｖジスタヘ、ＡＤＥＢｖジスタフ６のフィールド
１［］８で表わされた装置アドレスケ含マせ、埃在のＡ
ＤＥＢＬ／ジスタフ６のエントリイにおけるｃ　ｃ　ｐ
　直と、最初に指定されたデータ・ブロックのＣＣＰＩ
直と？比較するようにしてもよい。注意Ｔべきは、ＣＣ
Ｐ直が装置上の物理シリンダ・了ドＶスン表わ丁ことで
ある。こうして、ＤＡＳＤ１６内部σノ実際のディスク
構成は、ＬＲＵリスト４６の短資ケ変更ぜず、またそれ
に影響ケ及ぼさない。

もしシリンダ・アドレス（ｃｃｐ直）が異っていれは、
論理通路３３３がとられ、ループ３３０の次の走査が開
始される。双方σノデータ・ブロックが同−Ｑ】シリン
ダ比あれば、３３５で、マイクロプロセッサ５１ＰはＬ
ＲＵ＋（Ｊ＋１　）の指標＋＠’ｒ　ｖ込待ち行列（ｗ
Ｑ）１２７へ転送し、７ラグ・力ｒｙント１２７Ｆン増
加させる。矢に３３６で、マイクロプロセッサ３１Ｐは
ＷＱ１２７Ｙ倹食し、ＣＣＰ１直ケ有するシリンダにつ
いて、８１固のエントリイがあるかどうか決定下る。も
し８蘭のエントリイがあれハ、キ丁ツシュ４ｏからＤＡ
ＳＤ１６へ転送するだめのデータ・ブロックの完全ナク
ループカ決定されたことになる。ループ３３０Ｑ）走査
は不完全のままである。従って、タスク指名ステップ１
９０への戻り力家生じ、第１１図ケ参照して説明する書
込待ち行うす力走前が、グループ１ヒされたデータＱ）
転送ケスケジュールする。

もしグループ１ヒが上限に達していなければ、３３８で
、マイクロプロセッサ３１ＰはＪカワフタ３フの内容？
ｒ′険食検量σλ値ケＭＲＵ、−Ｋ（グループ比聞直５
７の丁ぐ上にある、ＬＲＵリスト４６のエントリイ）と
比較下、る、もし比較が一致丁れば、それは第２走食の
完了ケ意味し、タスク指名ステップ１９０へ（／Ｊ通路
３３７がとられる。その時点で、転送されるべきデータ
・ブロックが１個だけであってもより、７１固までσ】
ブロックがあってよい６Ｊカワンタσノ１直がまだＭＲ
Ｕ−Ｋに達して（・なければ、通路３３３がとられて、
もう１回σノルーブ３３０が実行される。

第１１図は、キャッシュ４０に記憶されたデータであっ
て、ＤＡＳＤ１６へ転送されるべきものを探丁ため、書
込待ち行列１２７の全てヶ走査するマイクロプロセッサ
３１Ｐのマシン動作ン示す。

マシン動作は、タスク指名ステップ１９０から論理通路
３４０乞升して起動される。６４１で、検査されるべき
書込待ち行列１２７ン決定するため、書込待ち行列力ワ
ンタ（ＷＱＫ）１２７にの内容が検査される。ＷＱＫ１
２７には、ＤＡＳＤ　１６σ）　数Ｋ　等しく・ディジ
ット位置ン有するシフト・レジスタとして処理される。

１つのビットが〒・さセットされており、十σ】ビット
位置はどσ〕書込待ち行列が険食されるべきかン示す。

１つの書込時チ行列の検量が完了すると、１のビットが
矢のディジット位置ヘシフトされ、次の書込待ち行列の
検ビン式の待ち行列検量が実行される。

ルーフ３４２はフラグ・カワ７タ１２フＦｋ：噴食して
、関連した書込待ち行列が窒であるが（フラグ・カワン
タ１２７Ｆがゼロに等しい）、又は非ゼロであって１つ
又はそれ以上のエントリイン指示するかどうかン決定す
る。３４３で、書込待ち行列力ワンタ（ＷＱＫ）１２７
Ｋに対しするフラグ・カヮンタ１２７Ｆが、制御スト了
７３から叡出される。フラグ・カヮンタ１２７Ｆは３４
４で倹介される。もしフラグ・カヮンタ１２７Ｆがゼロ
であれば、３４５でＷＱＫ１２７Ｋが１だけ増進される
。３４６で、シフトされた百が、３４１で＠出された初
期値と比較される。もしそれら（ｈｆ直が等しければ、
走査は完了している。次にマイクロプロセッサ３１Ｐは
、通路３４７ケたどってタスク指名ステップ１９０へ戻
る。比較が一致しなければ、ステップ３４３−３４５が
反復される。フラグ・カワンタ１２７Ｆがゼロでなけれ
ば、マイクロプロセッサ３１Ｐは通路３４８ケたどり、
３５［）で、指定された装置が使用中であるがどうかケ
検量下る。もし装置が使用中であれば、その装置につい
て作業はスケジュールされず、マイクロプロセッサ３１
Ｐは論理通路３５１ケたどって、ステップ３４３へ戻り
、ループ３４２乞実行して走ｆ’？継続する。３５０で
、もし装置が使用中でなけれは、３５２で、前述した手
順ン用いてＩＣＷ連釧が形成される。３５３で、形成さ
れたＩｃＷ連鎖カＬ　Ｋ　Ｐ　Ｖジメタ２５２升してＤ
ＡＣ’フロクラム５６Ｐへ転送され、そこで実行される
。次に３５４で、キャッシュ４ｏがら了ドノスされたＤ
ＡＳＤ１６へ、実際のデータ転送が起る。６５５で、本
発明と無関連の事後転送動作が起る。６５６で、第１図
のＬＲＵリスト４６にあるＭビット（部分４７）がυセ
ントされ、ＦＢＬｖジスタフ　９　Ｋ　Ｊ）　５　ｘ、
　ンｈ　リ（ハ、ＤＡＳＤ１６へｆｉ”送されたばかり
のデータ・ブロックヶ含む、キャッシュ４０のアドレス
町ｑ目データ記憶領域σＪ指標ＩＭｗ受喉る。これは記
憶システム１０％’準備シテ、ＦＢＬレジスタ７９に従
ってキャッシュ４０σ）中でスペースケ割振らせる。３
５７で、ＬＤＣＢレジスタ６２が検査され、ｃｃＲフィ
ールド９５及びＭｉｓｓフィールド９６が１ヘセツトさ
れているかどうかが決定される。もしキャッシュ・ミス
があれば、３５８でＦＢＬレジスタ７９が読出され、キ
ャッシュ４０で解放されたばかりのアドレス可能記憶領
域の１つの指標直が得られる。３５９で、ＦＢＬンジス
タ７９が＠脣され、それが壁であるかどうか決定される
。もしそれが空であれば、エラーが生じている。即ち、
ステップ３５８は成功裡に実行されていない。次にマイ
クロプロセッサ３１Ｐは、通路３６ｏ？たどって、エラ
ー回復手順へ進む。窒でなければ、マイクロプロセッサ
３１Ｐは、第１１図の論理コネクタ３６１及び第９図の
論理コネクタ２８３ケ介して第９図の割振ステップ２８
４へ進む。もし３５７で示されるように、ＬＤＣＢレジ
スタのＯＣＲフィールド及びＭＩＳＳフィールドが１で
なかったために、キャッシュ・ミスが生じて、書込待ち
行列の走査が起らなかったのであれば、マイクロプロセ
ッサ３１Ｐは、６６２で本発明と無関係のｉｆ目乞実行
し、タスク指名ステップ１９０へ戻る。

代替方法として、マイクロブロセッｔｓｉｐは。

書込待ち行列１２７０定食ン完了するため、ステップ３
６２からループろ４２へ戻ってよい。しかし、成る設計
上σノ制限が存在する場合、マイクロプロセッサ３１Ｐ
にとって、書込待ち行うすの中眞現われるＤＡＳＤ１６
への全ての書込みケ完了するＱ）ではなく、実行される
べき各種の作業ケ走査するため、タスク指名ステップ１
９［：ｌ２使用するのが適切であろう。他σ）設計上の
制限がある場合には、ループ３４２を反復するため、直
ちに通路３５７へ戻る０ノがよいかも矧れない。

第１２図は、例えば第１図のセット・ページ・パラメー
タ（ＳＰＰ）指令９Ｊようなモード設定型の指令に対す
る、マイクロプロセッサ６１Ｐ、のマシン動作ケ示す。

こσ〕ような指令は、チャネル・アダフタ３２ケ通して
受取られる。指令は３６５で第１図σ】「アドレス及び
指令」評価器５ＤＫ、よってデコードされ、３６６で、
マイクロプロセッサは、七〇〕指令がモード設定型の指
令であるかどうかＹ決定する。もしモード設定型Ｑ〕指
令でなければ、マイクロプロセッサ３１Ｐは論理通路３
６７ケたどって、七Ｑ】指令ケ実行する。もしモード設
定型の指令であれば、３６８で、マイクロプロセッサ３
１ＰはＣＣＷ１９　（第１図）のアドレス・バイト２０
に関連した適当なＬＤＣＢノジスタ６２にアクセスし、
ＲＤ（読出し及び放棄）フィールド１０１Ｆバイト２２
の直へセット′ｖるトドもに、ＳＥＱフィールド９４及
び１００ｒセツト下る。本発明の実施に関する限り、ア
ドレスされた論理装置に対するＬＤＣＢレジスタ６２０
更新は、モード設定指令Ｑ】実行？完了する、セット・
ページ・パラメータ指令は、他の制御パラメータ指令ん
でよく、こＱ】ような制御パラメータは、記憶システム
１０の制御データ構造（制御スト了７３に置かれるのが
望ましい）の中で更新７．されねばナラナい。３６９で
、マイクロプロセッサ３１Ｐは、通常の如くホス１１１
−’＞！了状況信号ケ送る。

マイクロプロセッサ３１Ｐが追加ＯＪ仕事ケ探してタス
ク指名ステップ１９０へ戻る前に、３７０で池σ】機ｑ
Ｃン実行してよい。

【図面の簡単な説明】

第１図はホスｔへ接続された周辺データ記憶システムン
示す、本発明ケ含む論理図である。更に、本発明ン実施
するに当って使用されるチギネル指令、内部指令ワード
、及びキャッシュ置換制御リストが示される。 第２図は周辺データ記憶システムヶ制御するためプログ
ラム比されたプロセラサケ使用する、第１図０３システ
ムの変更例ｒ示す論理ブロック図である。 第３図は第１図及び第２図に示された周辺データ記憶シ
ステムで使用される各種Ｑノデータ構造ケ示す図である
。 第４図はＬＲＵキマッシュ置換（又はオー、テ＜レイ〕
基準ケ使用するキマッシュ置換制御すストン示す図であ
る。 第５図はチャネル指令ワード及び内部指令ワードケ使用
する、第１図及び第２図の記憶システムの動作？示す図
である。 第６図は読め指令ケ実行するときＣ／Ｊマシン動作流れ
図、及び第１図及び第２図に示された記憶システムのキ
ャッシュｅヒツト論理７ｏ−ｆ示す図である。 第７図及び第８図は第１図及び第２図に示される記憶シ
ステムにお（・てバッキング・スト了から前面ス１了（
キャッシュ）ヘシーケンシτル・データケ転送するとき
のマシン動作流れ図（準備部分及び内部指令ワード部分
ケ含む）である。 第９図はキャッシュ・ミスに続く制御処理ケ示ｊ−ｒシ
ン動作流れ図である。 第１０図は非同期的書込動作の書込クループｒヒケ示す
マシン動作流れ図である。 第１１図はキャッシュからＤＡＳＤへ書かれる、グルー
プｒヒされたデータの待ち行列走査ン示すマシン動作流
れ図である。 ５Ｗ１２１はモード設定指令σ〕実行ケ示すマシン動作
流れ図である。 １０・・・・階１周辺データ記憶システム、１１・・・
・ホスト、１２〜１５・・・・Ｉ１０接続（チギネル、
サプチ丁ネル）、１６・・・・Ｄ　Ａ　Ｓ　Ｄ　％　　
１９・・・・チ〒ネル指令ワード（ＣＣＷ）、２０・・
・・アドレス・バイト、２１・・・・指令バイト、２２
・・・・指令修飾バイト、２３・・・・アドレス・バイ
ト、２４・・・・内部指令ワード（ＩＣＷＬ　　２５・
・・・リンケージ・ポー）　（ＬＫＰ　）レジスタ、２
６・・・・指令バイト、２７・・・・指令修飾バイト、
２８・・・・アドレス・バイト、６０・・・・システム
・ストレージ、３１・・・・制御機構、６２・・・・チ
マネル・アダプタ、３３・・・・データ回路、３４・・
・・装置アダプタ、３５・・・・装置制御アタッチメン
ト、３７・・・・Ｊカワンタ、３８・・・・放棄リスト
（ＤＬ）、４０・・・・キマッシュ、４３・・・・登ｆ
＆ｍ、４４・・・・ノ・ツシュ回路、４５・・・・分散
指標テーブル、４６・・・・キマッシュ置換Ｌ　ＲＵ　
ＩＪスト、４７・・・・Ｍ（変更）ピット部分、４９・
・・・町用閾値、５０・・・・「アドレス及び指令」評
価器（ＡＣＥ）、５６・・・・直接アクセス・コントロ
ール（ＤＡＣ）、５７・・・・ブルーフ比ｆｉ１ｍ、５
ｓ・・・・システム・ストＶ−ジーアドレス拳Ｖジスタ
（ＳＳＡＲ）、６１・・・・キマッシュ・アクセス彎コ
ントロール（ＣＡＣ）、６２・・・・論理装置制御ブロ
ック（ＬＤＣＢ）レジスタ、６３・・・・チ丁ネル制御
ブロック（ＣＣＢ）Ｌ／レジスタ６９・・・・待ち行伺
（Ｑ　）レジスタ、７３・・・・制御ストへ　７５・・
・・他のプログラム、７６・・・・ＡＤＥＢＶジスタ、
７７・・・・装置バッフ了（ＤＥＶＢＵＦ）Ｌ／レジス
タ７８・・・・バッフ了・シーケンス・データ”ル（Ｂ
ＳＴ）、７９・・・・自由ブロック・リスト（ＦＢＬ）
、３１Ｐ・・・・マイクロプロセッサ、５０Ｐ・・・・
ＡＣＩＩＥプログラム、５６Ｐ・・・・Ｄ　Ａ　Ｃプロ
グラム、６１Ｐ・・・・ＣＡＣプログラム。

Claims (1)

【特許請求の範囲】
1. それぞれ多数のデータ記憶領域を含むキャッシュ及びバ
   ッキング記憶装置と、上記キャッシュ及びバッキング記
   憶装置の間でデータ？転送する転送手段とを有する周辺
   データ記憶システムにおいて、上記−Ｐマツシュのデー
   タ記憶領域の中で、上記バッキング記憶装置に記憶され
   たデータに対応してデータを記憶しているデータＮｅ　
   ｔｔ　ｍ　Ｍであることを表示するエントリイ、及び−
   ？マツシュに記憶されたデータが上記バッキング記憶装
   置に記憶された対応するデータから変更されているかど
   うかを示す変更表示を含むキャッシュ置換制御リストを
   保持する手段と、上記千マツシュ置換制御リストにおい
   て間もなく置換されるべき最初の部分を走査して、上記
   千マツシュのデータ記ｔｌＨ域に記憶されたデータの中
   で変更されたデータを含む最初のデータ記憶領域を識別
   する第１の走査手段と、上記キャッシュ置換制御リスト
   及び上記第１走査手段へ接続され、上記最初のデータ記
   憶領域が識別された後に、上記キャッシュ置換制御リス
   ［の残りの部分を走査して、上記最初のデータ記憶領域
   に記憶されたデータと所定の関係を有するデータケ記憶
   したデータ記憶領域を識別する第２の走査手段と、上記
   転送手段及び上記第１及び第２０走食手段へ接続され、
   上記識別されたデータ記憶領域に記憶されたデータケ、
   上記千マツシュから上記バッキング記憶装置へ転送され
   るべきデータ・ブロックへクループｒｔ：、する手段と
   を具備する周辺データ記憶システム。