JPS6043866A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果トランジスタ（ＦＥＴ）等の半導体
装置及びその製造方法に関するものである。

（従来技術とその問題点） 金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の
一般的製法は、周知である。すなわち、Ｎ＋導電性を示
すような十分な量のＮ形不純物を基板（サブストレート
）内に打込むことによってソース領域及びドレイン領域
を形成し、このソース領域及びドレイン領域間にＮ−導
電性を示す程度の低濃度のＮ形不純物でチャネル領域を
形成する。

ソース領域及びドレイン領域には、オーミック・コンタ
クトが形成される。その後、チャネル領域は選択的にエ
ツチングされてチャネル領域の一部の基板が除去され、
それにより生じた四部にゲート電極が着設される。エン
ハンスメント・モード（Ｅモード）　ＭＥＳＦＥＴの閾
値電圧（ずなわぢ、ソース及びドレイン間に電流を流し
始めるためにゲート電極に印加しなければならない電圧
）は、ゲート凹部の底部からチャネル領域と基板との境
界までの距離の関数である。本明細書では、この距離の
ことを「チャネ“ル深さ」と呼ぶ。デプリーション・モ
ード（Ｄモード）　ＭＥＳＦＥＴのピンチオフ電圧（ず
なわぢ、電流をカントオフさせるためにゲート電極に印
加しなければならない電圧）も、チャネル深さの関数で
ある。ＥモードＭＩＥＳＦＥＴの闇値電圧及びＤモード
？ＩＥＳＦＥＴのピンチオフ電圧を以下総称して「臨界
ゲート電圧」という。ＥモードＭＥＳＦＥＴの臨界ゲー
ト電圧の大きさは、ＤモードＭＥＳＦＥＴのそれよりか
なり小さい。定数は異なるが、いずれの型のＭＥＳＦＥ
Ｔの臨界ゲート電圧も、チャネル領域の不純物濃度とチ
ャネル深さの２乗との積に比例する（後述参照）。した
がって、ＥモードＭＥＳＦＥＴとＤモード１ｔＥｓＦＥ
Ｔのチャネル深さを等しくすれば、異なる臨界ゲート電
圧を得るのに各々のＭＥＳＦ［！Ｔのゲート領域の不純
物濃度を違える必要がある。このことは、２つの別個の
チャネル打込工程が必要であり、打込領域を定めるだめ
の異なる２つのマスクを使用しなければならないことを
意味する。

（発明の目的） 本発明の目的は、工程数を削減できるＦＥＴ等の半導体
装置及びその製造方法を提供することにある。

（発明の概要） 本発明の半導体装置は、主表面に形成された２つのＦＥ
Ｔを含む単結晶化合物半導体の基板を有し、上記各ＦＥ
Ｔは、上記主表面下に予め定められた深さまで拡がるチ
ャネル領域、このチャネル領域内に設けたゲート四部、
及びこのゲート凹部に設けた金属電極を具え、２つの上
記ゲート凹部は、それぞれ長手方向が上記基板の結晶軸
に対して互いに異なる長方形の平面形状を有し、且つ深
さが互いに異なることを特徴とするものである。

本発明による半導体装置の製造方法は、単結晶化合物半
導体材料の基板の主表面において２つの細長いゲート領
域を定め、その際、これらのゲート領域を一方のゲート
領域の方が他方のゲート領域より基板材料がエツチング
され易いようにそれらの長手方向を基板の結晶軸に対し
て互いに異ならせ、この半導体材料の両ゲート領域を同
じエツチング剤で同時にエツチングし、これによりそれ
ぞれ異なる深さのゲート凹部を形成し、このゲート凹部
に金属を着設して半導体装置を構成するようにしたもの
である。

（実施例） 第１図は、従来、集積回路（ＩＣ）製造用に市販されて
いる半絶縁性ガリウム砒素（ＧａＡｓ）のウェハ（２）
を示す平面図である。その上部すなわちウェハ（２）の
平らな表面（４）は（１００）結晶面に平行であり、平
面（６）ば〈１１０〉結晶方向に平行である。

このような単結晶化合物半導体材料は異方性を有し、異
なる方向には異なる速度でエツチングされることが知ら
れている。

第２〜第１０図は、それぞれ金属−半導体ＦＥＴの製造
過程におけるウェハの互いに直角方向の１対の拡大断面
図である。２酸化シリコンの層（８）（第２図）がウェ
ハの表面（４）上に形成され、フォトレジストの層ａθ
）がＪＷ　（８）上に設けられる。層α０）は、第３図
に示すように、層（８）の下のウェハ表面に長方形の領
域（１２）及び（１４）を定めるためにパターン化され
る。

シリコンの如きＮ形不純物のイオンが層（８）を通して
ウェハ内に打込まれ、長方形領域（１２）及び（１４）
下にＮ−導電性の活性領域（１６）及び（１８）が形成
される。層ＧＯ＋のフォトレジストは、活性領域（１６
）　、（１８）を囲む領域をマスクする。その後、層α
ωは除去され、フォトレジストの第２の層（２０）が層
（８）上に設けられる（第４図）。層（２０）は領域（
１２）　、（１４）内の長方形領域（２２）。

（２４）　、（２６）　、（２８）を定めるためにパタ
ーン化され、Ｎ形不純物のイオンが再び層（８）を通し
てウェハ内に打込まれ、表面領域（２２）〜（２８）　
−ＦにＮ＋導電性の領域（３０）　、（３２）　、（３
４）　。

（３６）が形成される。領域（３０）及び（３６）は最
終的にＭＥＳＦＥＴのソース領域となり、領域（３２）
及び（３４）はドレイン領域となる。領域（１６）。

（１日）のＮ＋領領域３０）　、（３２）間及び（３４
）　。

（３６）間に定められた各Ｎ一部分（１６’）　、（１
Ｂ’）は、ＭＥＳＦＥＴのチャネル領域になる。

Ｎ＋領領域形成後、層（２０）の残存しているフォトレ
ジストが除去され、ウェハの結晶欠陥を回復させるため
ウェハのアニーリングが行なわれ、これによってこの装
置を電気的に活性化させる。

このアニーリング工程の間、層（８）はアニーリング・
キャンプとしてそのまま残る。アニーリング終ｒ後、層
（８）は除去され、窒化珪素のＪｔｉ（３Ｂ）が表面（
４）上に形成される（第５図）。表面領域（２２）〜（
２８）を露出させるため層（３８）にバイア（ｖｉａ）
が切込まれ、このバイアに従来のリフト・オフ（１ｉｆ
ｔ−ｏｆｆ）工程により八ｕ−Ｇｅ−Ｎｉのオーミック
金属コンタクト　（４０）〜（４６）が形成され°る（
第６図）にのコンタクト（４０）〜（４６）　は、ウェ
ハと合金化される。

次に、第７図に示すように、層（３８）及びコンタクト
（４０）〜（４６）を被う窒化珪素の第２の層（４８）
が形成される。オーミック・コンタクト（４０）〜（４
６）を露出させるため層（４８）にへ′イアが切込まれ
ると共に、チャネル領域（１６’）。

（１８’）を露出させるたりに層（３８）　、（４８）
にバイア（５０）及び（５２）　（第８図）が切込まれ
る。

バイア（５０）　、（５２）を上部から見た形状は、長
方形である。バイア（５２）の長手方向はウェハの＜１
１０＞方向に平行であり、バイア（５０）の長平方向は
この＜１１０＞方向に直角である。ウェハは、ゲート凹
部（５４＞　、（５６）形成のため、両バイア（５０）
　−、（５２）を通して同時にエツチングされる。

バイア（５０）及び（５２）の方向性のため、ウェハは
バイア（５２）を通してよりもバイア（５０）を通して
の方が速くエツチングされ、その結果、凹部（５４）ば
凹部（５６）よりも深くなる。そして、従来のリフト・
オフ工程を用いてゲート金属（Ｔｉ　−Ｐｄ　−Ａｕ）
がオーミック・コンタクト上及びゲート凹部内に着設さ
れる（第９図）。これで２つのＦＥＴ、すなわち、ゲー
ト金属で形成されたソース電極（５Ｂ）、ゲート電極（
６０）、　ドレイン電極（６２）を有するＥモードＭＥ
ＳＦＥＴ　（７０）と、ゲート金属で形成されたソース
電極（６４）　、ゲート電極（６６）　、ドレイン電極
（６８）を有するＤモードＭＥＳＮＥＴ　（７２）とが
完成する。

ＦＥＴと他のオン・チンプ回路素子との間の接続及びＦ
ＥＴと外部回路接続用端子との間の相互接続は、従来の
エア・ブリ・ソジ工程によって達成される。例として、
第１０図に、ＦＥＴ（７０）のドレイン（６２）とＦＥ
Ｔ（７２）のドレイン（６８）との間のＴｉ−ΔＵによ
るエア・ブリッジ相互接続（７４）を示す。

ガリウム砒素ＭＥＳＦＥＴの臨界ゲート電圧は、次式％
式％ ここに、ｑは電子の電荷、Ｎはチャネル領域の不純物濃
度、ａはチャネル深さ、εｒはガリウム砒素の比誘電率
、ｃｏは空気の誘電率、φはショットキ障壁画さである
。成るＮの値に対し、チャネル深さを変えることにより
異なる■の値が得られることは、この式から明白であろ
う。これは、ウェハの異なる方向における異なるエンチ
ング速度を利用した上述の工程によって達成される。上
述の工程におけるａの値は、Ｅモード１ｔＥｓＦＥＴ　
（７０）に対しては０．１μｍ、　ＤモードＭＥＳＦ［
！Ｔ　（７２）に対しては０．１５μｍである。Ｎの値
Ｉ　Ｘ　１０１７ｃｍ−３１７１（！：き、Ｖ（７）値
は、Ｅモー　ＦＭｇＳＦＥＴテ０．１ボルト、Ｄモード
ＭＥＳＦｎＴで−０，８ボルトとなる。

インバータの如き種々の回路機能を得るためには、Ｅモ
ード及びＤモード半導体装置をエア・ブリッジを介して
相互接続すればよいことがある。

第１１図にインバータの例を示す。これは、１個のＤ％
−ドＭＥＳＦＥＴ　（７２）及び１個１７）Ｅ％−ドＭ
ＥｓＦ［！Ｔ（７０）から成る。このインバータの信号
入力端子はＦＥＴ（７０）のゲートに接続され、そのソ
ースは接地される。Ｆ　Ｅ　Ｔ　（７０）のドレインは
、信号出力端子、Ｆ　Ｅ　Ｔ’　（７２）のソース及び
ドレインに接続される。ＦＥＴ（７２）のドレインは、
基準電圧源ＶＤＩ）に接続される。ＦＥＴの種々の電極
への接続及び電極間の接続は、エア・ブリッジにより行
なわれる。

奇数個のインバータを用いると、リング発振器を構成す
ることができる。例えば、第１２図に示したリング発振
器は、７個のインバータ段により構成される。ずなわぢ
、第１２図の発振器ば、ＨｌｌｉｌのＥモードＦ　ＥＴ
　（７０ａ　）　〜（７０ｇ　）及びこれらと対になっ
た７１固のＤモードＦ　Ｅ　Ｔ　（７２ａ　）　〜（７
２ｇ　）から成る。正方形で表わした領域（７６）　、
（７８）　。

（８０）は、それぞれ発振器の接地端子、■ＤＤ端子、
及び出力端子を示す。端子（７６）は、７個のＥモード
Ｆ　Ｅ　Ｔ　（７０ａ　）　〜（７０ｇ　）のソース電
極に接続され、端子（７８）は、７個のＤモードＦＥＴ
（７２ａ　）〜（７２ｇ）のドレイン電極に接続される
。

信号出力（ＦＥＴ　（７ｈ　）のドレイン）は、２個の
ＤＴニードＦＥＴ　（８２）　、（８４）から成るバッ
ファによって端子（８０）に接続される。このバッファ
は、発振器の動作に影響を与えるものではなく、単に発
振器の出力信号の測定を容易にさせるために設げられた
ものである。第１３図は、スペクトラム・アナライザに
よって示される如きリング発振器の出力信号を表わす。

周波数ピークは１　、０８９ＧＨｚに生じる。周知のよ
うに、リング発振器のこの周波数の逆数は、その発振器
の段数に１段歯たりの伝播遅延時間の２倍を乗じたもの
に等しい。よって、この１段歯たりの伝播遅延時間は、
６５．６ｐｓとなる。

以上、本発明の好適な実施例について説明したが、本発
明は、上述の特定の例に限定されるものではなく、特許
請求の範囲に記載した本発明の要旨を逸脱しない限り種
々の変更が可能である。例えば、本発明は、ガリウム砒
素だけでなく、エツチングに異方性を示す他の化合物半
導体を使用することができる。ＡｌＧａＡｓの如く化合
物半導体の少なくとも１層を着設した半絶縁性のガリウ
ム砒素基板を用い、チャネル領域をアルミニウム・ガリ
ウム砒素内に形成するようにしたＭＥＳＦＥＴ、例えば
高電子移動度トランジスタ（ＨＥＭＴ）及び２次元電子
ガスＦＥＴ等が知られているが、本発明はこれらの装置
構成にも適用しうる。

（発明の効果） 本発明によれば、Ｅモード及びＤモードの両ＭＥＳＦＥ
Ｔの製造に際し、同一のイオン打ち込み工程で両ＦＥＴ
のチャネル領域の形成を同時に行なえるので、両ＦＥＴ
製造に必要な工程数を従来より削減し、生産効率を向上
させることができ、ひいては、原価低減及び信頼性の向
上を図ることができる。

【図面の簡単な説明】

第１図は半絶縁性ガリウム砒素のウェハの断片を示ず平
面図、第２〜第１０図はそれぞれ金属−半導体ＦＥＴの
製造過程におけるウェハの互いに直角方向の１対の拡大
断面図、第１１図はインバータを示す回路図、第１２図
は表面にリング発振器が形成されたガリウム砒素ウェハ
の一部を示す拡大平面図、第１３図はリング発振器の出
方信号のスペクトルを示す図である。 図中、（２）は単結晶化合物半導体のつ゛エバ（基板）
、（５０）　及ヒ（５２）は長方形領域としてのバイア
、（５４）及び（５６）はゲート凹部、（７ｏ〉及び（
７２）はそれぞれＥモードＦＥＴ及びＤモードＦＥＴで
ある。 ＦＩＧ、　Ｉ ＦＩＧ、　２ ＦＩＧ、３ ＦＩＧ、　８ ＦＩＧ、　９ ＦＩＧ、　ｔ。

Claims (1)

1. 【特許請求の範囲】 ■　それぞれチャネル領域にゲート凹部を有する２個の
   電界効果トランジスタが表面部に形成された単結晶化合
   物半導体材料の基板を具え、上記ゲート凹部の平面形状
   はそれぞれ長手方向が上記基板の結晶軸に対して互いに
   異なる長方形であり、且つ上記ゲート凹部の深さが互い
   に異なることを特徴とする半導体装置。 ■　単結晶化合物半導体材料の基板上にゲート凹部を形
   成するための２個の長方形領域を設定することと、これ
   ら長方形領域を同一のエツチング剤で同時にエツチング
   を行なうこととを含み、上記２個の長方形領域の設定は
   、上記基板の結晶軸に対して上記２個の長方形領域の長
   手方向を互いに異ならせてエツチング深さを変えるよう
   にしたことを特徴とする半導体装置の製造方法。