JPS60257577A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPS60257577A JPS60257577A JP59115875A JP11587584A JPS60257577A JP S60257577 A JPS60257577 A JP S60257577A JP 59115875 A JP59115875 A JP 59115875A JP 11587584 A JP11587584 A JP 11587584A JP S60257577 A JPS60257577 A JP S60257577A
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- JP
- Japan
- Prior art keywords
- type
- electrode
- gate
- region
- ohmic contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ｐｎ接合を有する接合型電界効果トランジ
スタに関するものである。
スタに関するものである。
従来の装置としては第１図（ａ）〜（ｃ）に示すものか
ある。
ある。
第１図（ａ）は従来の砒化ガリウム接合型電界効果トラ
ンジスタ（以下ＧａＡ８ＪＦＥＴという）の平面図、第
１図（ｂ）は同図（ａ）のＡ−Ａ’線における断面図、
第１図（Ｃ）は同図（ａ）のＢ −Ｂ’瞼における断面
図である。
ンジスタ（以下ＧａＡ８ＪＦＥＴという）の平面図、第
１図（ｂ）は同図（ａ）のＡ−Ａ’線における断面図、
第１図（Ｃ）は同図（ａ）のＢ −Ｂ’瞼における断面
図である。
第１図（ａ）〜（ｃ）において、１はゲート電極、２は
ソース電極、３はトンイン電極、４は前記ソース電極２
およびトンイン電極３とオーミック接合をしているｎ型
の動作層、５は前記ｎ型の動作層４とｐｎ接合を形成す
るゲート電極１とオーミック接合ケしているｐ型のゲー
ト領域、６は半導体基板である。
ソース電極、３はトンイン電極、４は前記ソース電極２
およびトンイン電極３とオーミック接合をしているｎ型
の動作層、５は前記ｎ型の動作層４とｐｎ接合を形成す
るゲート電極１とオーミック接合ケしているｐ型のゲー
ト領域、６は半導体基板である。
次に動作について説明する。
従来のＧａＡａＪＦＥＴではゲート電極１に印加される
電圧によるｐ型のゲート領域５とｎ型の動作層４との接
合面に生じる空乏層の伸縮（主に半導体基板６表面に対
して垂直方向の伸縮）により、トンイン電極３からソー
ス電極２へ流れる電流を変調し、増幅作用やスイッチン
グ作用を実現している。
電圧によるｐ型のゲート領域５とｎ型の動作層４との接
合面に生じる空乏層の伸縮（主に半導体基板６表面に対
して垂直方向の伸縮）により、トンイン電極３からソー
ス電極２へ流れる電流を変調し、増幅作用やスイッチン
グ作用を実現している。
従来のＧａＡｓ ＪＦＥＴは上述したように、ｐ型のゲ
ート領域５を半導体基板６の一表面上に限定して作成し
ているので、ゲート幅の増大かそのまま、素子面積の増
大に直結する。そのために、例えばメモリＩＣの基本素
子としてＧａＡｓ ＪＦＥＴヶ用いる場合、相互フンダ
クタンスＧＩＩｌの増大を図るため、ゲート幅を増大す
ると、それによって素子面積か増大し集積度の低下ｔき
だすこととなる。
ート領域５を半導体基板６の一表面上に限定して作成し
ているので、ゲート幅の増大かそのまま、素子面積の増
大に直結する。そのために、例えばメモリＩＣの基本素
子としてＧａＡｓ ＪＦＥＴヶ用いる場合、相互フンダ
クタンスＧＩＩｌの増大を図るため、ゲート幅を増大す
ると、それによって素子面積か増大し集積度の低下ｔき
だすこととなる。
また、高出力ＦＥＴとして用いるためゲート幅はそのま
まにしてゲート領域５を長（した場合、細いゲート領域
５０入力端部と他方の端部では、入力信号に位相差を生
じ、特に超高周波の場合には位相差か顕著となって電力
増幅利得の低下を招、Ｑ （とい５欠点を有している。
まにしてゲート領域５を長（した場合、細いゲート領域
５０入力端部と他方の端部では、入力信号に位相差を生
じ、特に超高周波の場合には位相差か顕著となって電力
増幅利得の低下を招、Ｑ （とい５欠点を有している。
この発明は、上述のような従来のものの欠点ケ除去する
ためになされたもので、高速、高周波で動作し、かつ高
集積に適したＪＦＥＴを提供するものである。
ためになされたもので、高速、高周波で動作し、かつ高
集積に適したＪＦＥＴを提供するものである。
以下この発明の一実施例を第２図について説明する。
第２図（ａ）はこの発明のＧａＡｓ ＪＦＥＴの平面図
、＠２図（ｂ）は同図（ａ） ＩｃおけるＡ−Ａ’意で
の断面図、第２図（Ｃ）は同図（＆）におけるＢ −Ｂ
’線での断面図７示す。
、＠２図（ｂ）は同図（ａ） ＩｃおけるＡ−Ａ’意で
の断面図、第２図（Ｃ）は同図（＆）におけるＢ −Ｂ
’線での断面図７示す。
第２図（ａ）〜（ｃ）において、１１はゲート電極、１
４は前記ソース電極２およびトンイン電極３とオーミッ
ク接触をしているｎ型の動作層、１５は前記ゲート電極
１１とオーミック接触をし、また、ｎ型の動作層１４と
ｐｎ接合を形成するｐ型のゲート領域であり、また、ｐ
型のゲート領域１５はソース電極２およびトンイン電極
３に挾まれた領域に円筒形状に１個または複数個形成さ
れている。
４は前記ソース電極２およびトンイン電極３とオーミッ
ク接触をしているｎ型の動作層、１５は前記ゲート電極
１１とオーミック接触をし、また、ｎ型の動作層１４と
ｐｎ接合を形成するｐ型のゲート領域であり、また、ｐ
型のゲート領域１５はソース電極２およびトンイン電極
３に挾まれた領域に円筒形状に１個または複数個形成さ
れている。
Ｔは前記ｎ型の動作層１４とゲート電極１１とを電気的
に絶縁するための絶縁膜で、ゲート電極１１とｐ型のゲ
ート領域１５か接触できるように、ｐ型のゲート領域１
５の上部に開孔かある。なお、２．３．６については第
１図と同じであるので説明を省略する。
に絶縁するための絶縁膜で、ゲート電極１１とｐ型のゲ
ート領域１５か接触できるように、ｐ型のゲート領域１
５の上部に開孔かある。なお、２．３．６については第
１図と同じであるので説明を省略する。
次に動作について説明する。
この発明のＧａＡｓ ＪＦＥＴでは、ゲート電極１１に
印加される電圧によるｐ型のゲート領域１５とｏｆｆｉ
の動作層１４との接合面に生じる空乏層の伸縮（主に半
導体基板６表面に対して水平方向の伸縮）により、トン
イン電極３からソース電極２へ流れる電流を変調し、増
幅作用やスイッチング作用を実現している。
印加される電圧によるｐ型のゲート領域１５とｏｆｆｉ
の動作層１４との接合面に生じる空乏層の伸縮（主に半
導体基板６表面に対して水平方向の伸縮）により、トン
イン電極３からソース電極２へ流れる電流を変調し、増
幅作用やスイッチング作用を実現している。
なお、上記実施例では、ｐ型のゲート領域１５の形状か
円筒形であったが、長方形、正方形の柱状でもよい。ま
た、上記実施例では動作層１４がｎ型、ゲート領域１５
かｐ型であったか、その逆でも構わない。さらＫ、半導
体材料どしてＧａＡｓを用いたか、シリコン或いは他の
１−■族化合物半導体であってもよい。
円筒形であったが、長方形、正方形の柱状でもよい。ま
た、上記実施例では動作層１４がｎ型、ゲート領域１５
かｐ型であったか、その逆でも構わない。さらＫ、半導
体材料どしてＧａＡｓを用いたか、シリコン或いは他の
１−■族化合物半導体であってもよい。
以上説明したようＫ、この発明の接合型トランジスタは
上面Ｋｐ型またはｎ型の動作層を有する半導体基板の表
面上にオーミック接触を形成するソース電極とトンイン
電極な被着形成し、オーミンク接触ン形成している前記
ソース電極とドレイン電極に挾まれた領域に絶縁膜を形
成すると共Ｋ、この絶縁膜の形成された領域に、１個ま
たは複数個の開孔を設置す、この開孔の下部の前記ｐ型
またはｎ型の動作層にこの動作層とは逆伝導型の筒状の
領域ン有し、さらに前記逆伝導型の筒状の領域と前記開
孔の上部においてオーミック接触を形成するゲート電極
を備えた構造を有しているので、同じゲート幅でも相互
コンダクタンスを増大でき、かつ集積度７上げることが
できる。また、ゲート間の位相差が生じにくいので、超
高周波での利得低下を抑える効果がある。
上面Ｋｐ型またはｎ型の動作層を有する半導体基板の表
面上にオーミック接触を形成するソース電極とトンイン
電極な被着形成し、オーミンク接触ン形成している前記
ソース電極とドレイン電極に挾まれた領域に絶縁膜を形
成すると共Ｋ、この絶縁膜の形成された領域に、１個ま
たは複数個の開孔を設置す、この開孔の下部の前記ｐ型
またはｎ型の動作層にこの動作層とは逆伝導型の筒状の
領域ン有し、さらに前記逆伝導型の筒状の領域と前記開
孔の上部においてオーミック接触を形成するゲート電極
を備えた構造を有しているので、同じゲート幅でも相互
コンダクタンスを増大でき、かつ集積度７上げることが
できる。また、ゲート間の位相差が生じにくいので、超
高周波での利得低下を抑える効果がある。
第１図（、＆） 〜（ｅ）は従来のＧａＡａ ＪＦＥＴ
の内部構造を示す断面図、第２図（ａ）〜（ｅ）はこの
発明の一実施例によるＧ１Ａｓ ＪＦＥＴの内部構造を
示す断面図である。 図中、２はソース電極、３はドＶイン電極、４はｎ型の
動作層、５はｐ型のゲート領域、６は半導体基板、Ｔは
絶縁膜、１１はゲート電極、１４はｎ型の動作層、１５
はｐ型のゲート領域である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 垢離 （外２名） 、１ Ｂ′ （ｂ）
の内部構造を示す断面図、第２図（ａ）〜（ｅ）はこの
発明の一実施例によるＧ１Ａｓ ＪＦＥＴの内部構造を
示す断面図である。 図中、２はソース電極、３はドＶイン電極、４はｎ型の
動作層、５はｐ型のゲート領域、６は半導体基板、Ｔは
絶縁膜、１１はゲート電極、１４はｎ型の動作層、１５
はｐ型のゲート領域である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 垢離 （外２名） 、１ Ｂ′ （ｂ）
Claims (1)
- 上面にｐ型またはｎ型の動作層を有する半導体基板の表
面上Ｋ、オーミック接触を形成するソース電極とトンイ
ン電極を被着形成し、オーミック接触を形成している前
記ソース電極とドレイン電極に挾まれた領域に絶縁膜を
形成すると共に、この絶縁膜の形成された領域Ｋ、１個
または複数個の開孔を設け、この開孔の下部の前記ｐｍ
またはｎ型の動作層にこの動作層とは逆伝導型の筒状の
領域を設置す、さらに前記逆伝導型の筒状の領域と前記
開孔の上部においてオーミック接触を形成するゲート電
極を設けたことを特徴とする接合型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115875A JPS60257577A (ja) | 1984-06-04 | 1984-06-04 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115875A JPS60257577A (ja) | 1984-06-04 | 1984-06-04 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257577A true JPS60257577A (ja) | 1985-12-19 |
Family
ID=14673322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115875A Pending JPS60257577A (ja) | 1984-06-04 | 1984-06-04 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257577A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206531A (en) * | 1990-03-19 | 1993-04-27 | Lockheed Sanders, Inc. | Semiconductor device having a control gate with reduced semiconductor contact |
| EP0729188A3 (en) * | 1995-02-21 | 1997-09-17 | Nec Corp | Semiconductor device with junction field-effect transistor |
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
| EP0981166A3 (en) * | 1998-08-17 | 2000-04-19 | ELMOS Semiconductor AG | JFET transistor |
| WO2004070849A1 (de) * | 2003-02-06 | 2004-08-19 | Siemens Aktiengesellschaft | Sperrschicht-feldeffekttransistor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583291A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS5858763A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58103174A (ja) * | 1981-12-16 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 接合型電界効果トランジスタの製造方法 |
| JPS58148464A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | Ｍｅｓ型電界効果トランジスタ |
| JPS58148463A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | Ｍｅｓ型電界効果トランジスタ |
| JPS58165383A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 集積回路の製造方法 |
-
1984
- 1984-06-04 JP JP59115875A patent/JPS60257577A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583291A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 半導体装置 |
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| JPS58165383A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 集積回路の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206531A (en) * | 1990-03-19 | 1993-04-27 | Lockheed Sanders, Inc. | Semiconductor device having a control gate with reduced semiconductor contact |
| EP0729188A3 (en) * | 1995-02-21 | 1997-09-17 | Nec Corp | Semiconductor device with junction field-effect transistor |
| US6020607A (en) * | 1995-02-21 | 2000-02-01 | Nec Corporation | Semiconductor device having junction field effect transistors |
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
| EP0981166A3 (en) * | 1998-08-17 | 2000-04-19 | ELMOS Semiconductor AG | JFET transistor |
| WO2004070849A1 (de) * | 2003-02-06 | 2004-08-19 | Siemens Aktiengesellschaft | Sperrschicht-feldeffekttransistor |
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