JPS61198730A - 半導体装置製造のエツチング方法 - Google Patents
半導体装置製造のエツチング方法Info
- Publication number
- JPS61198730A JPS61198730A JP60039742A JP3974285A JPS61198730A JP S61198730 A JPS61198730 A JP S61198730A JP 60039742 A JP60039742 A JP 60039742A JP 3974285 A JP3974285 A JP 3974285A JP S61198730 A JPS61198730 A JP S61198730A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- semiconductor device
- etched
- section
- etching method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体製造のエツチング工程において、サイ
ドエツチングを防止するエツチング方法に関する。
ドエツチングを防止するエツチング方法に関する。
(従来技術)
半導体装置を製造する過程において、例えば第3図示す
ように、フォトマスキング処理により得られたレジスト
1のパターンを使用し、そのレジスト1の開口窓2から
エツチングによりシリコン酸化膜(Si02)3を除去
して、そこに開口窓を形成しようとする場合、現在のケ
ミカルエツチング(ウェットエツチング)では、そのエ
ツチングが酸化1!+1!3において等方向に縦横方向
に行われるために、その酸化膜3に形成される開口窓4
の横方向の拡がりが、マスクとしてのレジスト1の開口
窓2の形状よりも大きくなり、即ちサイドエツチングが
起り、マスクパターンの精度が損なわれるという問題が
ある。5はシリコン基板である。
ように、フォトマスキング処理により得られたレジスト
1のパターンを使用し、そのレジスト1の開口窓2から
エツチングによりシリコン酸化膜(Si02)3を除去
して、そこに開口窓を形成しようとする場合、現在のケ
ミカルエツチング(ウェットエツチング)では、そのエ
ツチングが酸化1!+1!3において等方向に縦横方向
に行われるために、その酸化膜3に形成される開口窓4
の横方向の拡がりが、マスクとしてのレジスト1の開口
窓2の形状よりも大きくなり、即ちサイドエツチングが
起り、マスクパターンの精度が損なわれるという問題が
ある。5はシリコン基板である。
(発明の目的)
本発明はかかる点に鑑みて成されたもので、その目的は
、上記したようなサイドエツチングが防止されるように
したエツチング方法を提供することである。
、上記したようなサイドエツチングが防止されるように
したエツチング方法を提供することである。
(発明の構成)
このために本発明は、エツチングによって除去すべき部
分にエツチングレートを向上させる物質を予めイオン注
入し、その後にエツチングにより上記部分を除去するよ
うにしている。
分にエツチングレートを向上させる物質を予めイオン注
入し、その後にエツチングにより上記部分を除去するよ
うにしている。
(実施例)
以下、本発明の実施例について説明する。本実絶倒にお
いては、まず、通常のフォトマスキン々゛通りに、シリ
コン基板(素子形成用にエピタキシャル成長層が形成さ
れている。)5の上に形成した酸化膜3の上にレジスト
1を塗布し、フォトマスクによりそのレジスト1を露光
し、その後の現像により開口窓2を形成し、その後の定
着によりレジスト1を安定化させる。
いては、まず、通常のフォトマスキン々゛通りに、シリ
コン基板(素子形成用にエピタキシャル成長層が形成さ
れている。)5の上に形成した酸化膜3の上にレジスト
1を塗布し、フォトマスクによりそのレジスト1を露光
し、その後の現像により開口窓2を形成し、その後の定
着によりレジスト1を安定化させる。
次に第1図に示すように、イオン注入機により、エツチ
ングレートを向上させる物質6を、レジスト1の開口窓
2から注入する。この場合、エツチング対象がシリコン
酸化膜3であるので、その注入物質としては、リン(P
)が好適である。この際、注入物質が被エツチング物質
である酸化膜3の中で停まるようにする。
ングレートを向上させる物質6を、レジスト1の開口窓
2から注入する。この場合、エツチング対象がシリコン
酸化膜3であるので、その注入物質としては、リン(P
)が好適である。この際、注入物質が被エツチング物質
である酸化膜3の中で停まるようにする。
そして、次に弗酸等のエツチング液を使用する通常のウ
ェットエツチングにより、開口窓2から露出する酸化膜
3の部分をエツチングすると、その酸化膜3における物
質6の注入された部分が他の注入されない部分に対して
エツチング進行速度が相当速くなるので、その酸化膜2
の厚み方向と直角方向、つまり横方向への工・ノチング
があまり進行しない間に、縦方向へのエツチングが完了
してしまう。よって、第2図に示すように、レジスト1
の開口窓2に正確に対応した開口窓7が形成されるよう
になる。レジスト1はこの後除去する。
ェットエツチングにより、開口窓2から露出する酸化膜
3の部分をエツチングすると、その酸化膜3における物
質6の注入された部分が他の注入されない部分に対して
エツチング進行速度が相当速くなるので、その酸化膜2
の厚み方向と直角方向、つまり横方向への工・ノチング
があまり進行しない間に、縦方向へのエツチングが完了
してしまう。よって、第2図に示すように、レジスト1
の開口窓2に正確に対応した開口窓7が形成されるよう
になる。レジスト1はこの後除去する。
なお、以上はシリコン酸化膜3を対象としているが、他
の部分でもその部分に対してエツチングレートを向上さ
せる物質を予めイオン注入しておけば、サイドエッチを
防ぐことができ、マスクパターンに正確に対応したエツ
チングを行うことができるようになる。
の部分でもその部分に対してエツチングレートを向上さ
せる物質を予めイオン注入しておけば、サイドエッチを
防ぐことができ、マスクパターンに正確に対応したエツ
チングを行うことができるようになる。
(発明の効果)
以上のように、本発明によれば、サイドエツチングを防
止することができるので、マスクパターンの精度を充分
発揮させることができるという特徴がある。
止することができるので、マスクパターンの精度を充分
発揮させることができるという特徴がある。
第1図及び第2図は本発明の一実施例のエツチング方法
の説明のための半導体装置の断面図、第3図は従来のエ
ツチングによる半導体装置の断面図である。 1・・・レジスト、2・・・開口窓、3・・・シリコン
酸化膜、4・・・開口窓、5・・・シリコン基板、6・
・・注入物質、7・・・開口窓。 特許出1頭人 新日本無線株式会社 代 理 人 弁理士 長尾常明 第1図 第2図 13図
の説明のための半導体装置の断面図、第3図は従来のエ
ツチングによる半導体装置の断面図である。 1・・・レジスト、2・・・開口窓、3・・・シリコン
酸化膜、4・・・開口窓、5・・・シリコン基板、6・
・・注入物質、7・・・開口窓。 特許出1頭人 新日本無線株式会社 代 理 人 弁理士 長尾常明 第1図 第2図 13図
Claims (1)
- (1)、半導体装置製造において、エッチングによって
除去すべき部分にエッチングレートを向上させる物質を
予めイオン注入し、その後にエッチングにより上記部分
を除去するようにしたエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039742A JPS61198730A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置製造のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039742A JPS61198730A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置製造のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198730A true JPS61198730A (ja) | 1986-09-03 |
Family
ID=12561415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039742A Pending JPS61198730A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置製造のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| KR100568424B1 (ko) | 2004-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 반도체 소자의 선택적 실리사이드 형성 방법 |
| CN114284141A (zh) * | 2020-09-27 | 2022-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
1985
- 1985-02-28 JP JP60039742A patent/JPS61198730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| KR100568424B1 (ko) | 2004-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 반도체 소자의 선택적 실리사이드 형성 방법 |
| CN114284141A (zh) * | 2020-09-27 | 2022-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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