JPS58151125A - レ−トマルチプライヤ回路 - Google Patents
レ−トマルチプライヤ回路Info
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- JPS58151125A JPS58151125A JP3332882A JP3332882A JPS58151125A JP S58151125 A JPS58151125 A JP S58151125A JP 3332882 A JP3332882 A JP 3332882A JP 3332882 A JP3332882 A JP 3332882A JP S58151125 A JPS58151125 A JP S58151125A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パルス個゛号入力の・平ルス数に対し任意に
Ｖ９足された割合で／４’ルス数を出力しｔｔ数動作を
行なうレートマルチプライヤ回路の改良に関する。
Ｖ９足された割合で／４’ルス数を出力しｔｔ数動作を
行なうレートマルチプライヤ回路の改良に関する。
従来のレートマルチプライヤ回路は、第１図に示すよう
にアップオウン信号入カ漏子１、パルス入力端子２、Ｃ
ＡＲＲＹ ＩＮ端子３およびＣＡＲＲＹＯＵＴ端子４を
有するカウンター５と、このカウンター５の出力端子、
、 ＩＢ、 Ｉｃｅ 、ｎｏｖＣｉｌｍおよびインバー
タ６Ａ〜６Ｄ’４−介して接続され、パルス入力端子２
に入力されるパルス数に対し任意に設定されたレート設
定信号ＡＩＩＢ□、Ｃ１゜Ｄｌによシ任意の割合でノ９
ルス数を出力するデコーダ回路７よシ檎成きれている。
にアップオウン信号入カ漏子１、パルス入力端子２、Ｃ
ＡＲＲＹ ＩＮ端子３およびＣＡＲＲＹＯＵＴ端子４を
有するカウンター５と、このカウンター５の出力端子、
、 ＩＢ、 Ｉｃｅ 、ｎｏｖＣｉｌｍおよびインバー
タ６Ａ〜６Ｄ’４−介して接続され、パルス入力端子２
に入力されるパルス数に対し任意に設定されたレート設
定信号ＡＩＩＢ□、Ｃ１゜Ｄｌによシ任意の割合でノ９
ルス数を出力するデコーダ回路７よシ檎成きれている。
このデコーダ回路７は、カウンター５の出力信号とレー
ト設定信号Ａよ＊ ８１ ＋ Ｃ□＋ Ｄ Ｈとをアン
ドするアンドグー）ＪＡ〜８Ｄと、これらのアンドｆｆ
−） ８ Ａ〜８Ｄの出力を通すオアゲート９と、非
／ｆルス信号入力時および非キャリア傷号入力時にイン
パ−タ１０．，１１を介して′１″が入力されたとき、
前記オアｆｆ−）＃からの信号をアンドし、て出力する
アンドｆ−ト１２と、オアｆ−ト１３よ多構成される。
ト設定信号Ａよ＊ ８１ ＋ Ｃ□＋ Ｄ Ｈとをアン
ドするアンドグー）ＪＡ〜８Ｄと、これらのアンドｆｆ
−） ８ Ａ〜８Ｄの出力を通すオアゲート９と、非
／ｆルス信号入力時および非キャリア傷号入力時にイン
パ−タ１０．，１１を介して′１″が入力されたとき、
前記オアｆｆ−）＃からの信号をアンドし、て出力する
アンドｆ−ト１２と、オアｆ−ト１３よ多構成される。
なおりスケート接続のと書、オアｒ−ト１Ｂのカスケー
ド接続人力亀子１４には＃Ｊ段のデコーダ回路７の出力
信号１５が入力される・カウンター５のＣＡＲＲＹ Ｏ
ＵＴ端子４は表設のＣＡＲＲＹ ＩＮ端子３へ接続さ
れる・このように構成されたレートマルチグツイヤ回路
において、たとえばレート設定信号の設定条件がＡ、＝
″″ｌ”、 Ｂ、＝ＣＩ＝Ｄ、＝“０”のとき、パルス
入力端子２にパルス信号が入力されると、このノ櫂ルス
信号はカウンター５によシカラントされ、このカウント
値が７Ｈ（ＨＦｉ、１６進表示）のときにデコーダ回路
７のアンドダート８ムの出力は“ｌ”となシ、オアｒ−
）＃を通してアンドｒ −） １１に入力される。この
とき、アンドｒ−） Ｉ Ｊの他２端子が非パルス信号
入力時および非キャリヤ信号入力時に′１′に設定され
ていると、同アンドゲート１２から″″ｌ＃ｌ＃信号し
、この信号がオアゲート１３ｆ通りてデコーダ回路７の
出力端子１５に出力される。以上の動作はカウンタ５が
アップモード、ダウンモードの何れかのカウントでも同
様に行なう。
ド接続人力亀子１４には＃Ｊ段のデコーダ回路７の出力
信号１５が入力される・カウンター５のＣＡＲＲＹ Ｏ
ＵＴ端子４は表設のＣＡＲＲＹ ＩＮ端子３へ接続さ
れる・このように構成されたレートマルチグツイヤ回路
において、たとえばレート設定信号の設定条件がＡ、＝
″″ｌ”、 Ｂ、＝ＣＩ＝Ｄ、＝“０”のとき、パルス
入力端子２にパルス信号が入力されると、このノ櫂ルス
信号はカウンター５によシカラントされ、このカウント
値が７Ｈ（ＨＦｉ、１６進表示）のときにデコーダ回路
７のアンドダート８ムの出力は“ｌ”となシ、オアｒ−
）＃を通してアンドｒ −） １１に入力される。この
とき、アンドｒ−） Ｉ Ｊの他２端子が非パルス信号
入力時および非キャリヤ信号入力時に′１′に設定され
ていると、同アンドゲート１２から″″ｌ＃ｌ＃信号し
、この信号がオアゲート１３ｆ通りてデコーダ回路７の
出力端子１５に出力される。以上の動作はカウンタ５が
アップモード、ダウンモードの何れかのカウントでも同
様に行なう。
ところで、以上のように動作するレートマルチグライヤ
回路をカスケード接続した場合、カウンター５をアップ
モードかダウンモードの倒れかに変化させると、デコー
ダ回路７の出力端子１５の出力も同時に変化するという
問題がある。すなわち、１６進のカウンター５は、アッ
プモードでは１６進表示でＷＨ（１０進数の１５）のと
きＣＡＲＲＹ ＯＵＴ端子４にはＶ信号が出力さ蜆ま九
ダウンモードでは１６進表示でＯのときＣＡＲＲＹ’
ＯＵＴ端子４には＠０”信号が出力され、その他のカウ
ント値の場合には“１１信号がＣＡＲＲＹ ＯＵＴ端子
４から出力される。よって、カウンター５０カウント値
が例えｄＯのとき、アッノダウンモード信号ｔ〆ウンモ
ードからアップモードに変化させるとＣＡＲＲＹ ＯＵ
Ｔ出力は″０１から″ｌ′に変化しアップモードからダ
ウンモードに変化させるとＣＡＲＲＹ ＯＵＴ出力は”
１″から０″に変化する。従って、レートマルチグライ
ヤ回路をカスケード接続した場合、以上のように前段の
レートマルチシライヤ回路でＣＡＲＲＹ ＯＵＴ出力が
変化すれば、この変化が次段のレートマルチシライヤ回
路のＣＡＲＲＹ ＩＮ端子３に入力されインバータ１１
を介してデコーダ７のアンドゲート１２に伝達される。
回路をカスケード接続した場合、カウンター５をアップ
モードかダウンモードの倒れかに変化させると、デコー
ダ回路７の出力端子１５の出力も同時に変化するという
問題がある。すなわち、１６進のカウンター５は、アッ
プモードでは１６進表示でＷＨ（１０進数の１５）のと
きＣＡＲＲＹ ＯＵＴ端子４にはＶ信号が出力さ蜆ま九
ダウンモードでは１６進表示でＯのときＣＡＲＲＹ’
ＯＵＴ端子４には＠０”信号が出力され、その他のカウ
ント値の場合には“１１信号がＣＡＲＲＹ ＯＵＴ端子
４から出力される。よって、カウンター５０カウント値
が例えｄＯのとき、アッノダウンモード信号ｔ〆ウンモ
ードからアップモードに変化させるとＣＡＲＲＹ ＯＵ
Ｔ出力は″０１から″ｌ′に変化しアップモードからダ
ウンモードに変化させるとＣＡＲＲＹ ＯＵＴ出力は”
１″から０″に変化する。従って、レートマルチグライ
ヤ回路をカスケード接続した場合、以上のように前段の
レートマルチシライヤ回路でＣＡＲＲＹ ＯＵＴ出力が
変化すれば、この変化が次段のレートマルチシライヤ回
路のＣＡＲＲＹ ＩＮ端子３に入力されインバータ１１
を介してデコーダ７のアンドゲート１２に伝達される。
このときアンドｆ−ト１２の他の２つの入力端子が１１
＃ならば、このアンドゲート１２０入力の変化に伴なっ
てデコーダ回路１の出力も変化してしまう。これによシ
、例えば１０００個のパルス信号が入力されたとき、５
００個のパルス信号が端子１５から出力するようにＡ□
〜Ｄ、 ル−ト設定したにも拘らず、１０００個のパル
ス信号の入力に対し、５０１個又は４９９個のパルス信
号を出力するという不具合が生ずる。
＃ならば、このアンドゲート１２０入力の変化に伴なっ
てデコーダ回路１の出力も変化してしまう。これによシ
、例えば１０００個のパルス信号が入力されたとき、５
００個のパルス信号が端子１５から出力するようにＡ□
〜Ｄ、 ル−ト設定したにも拘らず、１０００個のパル
ス信号の入力に対し、５０１個又は４９９個のパルス信
号を出力するという不具合が生ずる。
この発明の目的は上述した不具合を除去するためになさ
れたもので、アップダウン信号が変化しても誤動作せず
、カスケード接続する場合にも段数をふやすことが容易
なレートマルチグライヤ回路を提供することにるる。
れたもので、アップダウン信号が変化しても誤動作せず
、カスケード接続する場合にも段数をふやすことが容易
なレートマルチグライヤ回路を提供することにるる。
本発明は、各ピットごとに配置する前段側フリップフロ
ップ出力とアップ又はダウン信号とを排他的論理回路お
よびＡＮＤ）ｉ′″−トを用いて次段１１＋７！Ｊツグ
フロツグの入力パルス信号およびピット増加条件信号と
するカウンターと、前記フリップフロップの前段側およ
び次ｉｉｆ、１Ｉｌｌ出力をもってピット増加条件信号
とするとともに、レート設定信号、前記複数のフリップ
フロップの出力および前記パルス信号を論理判断し、上
記ノヤルス信号の入力パルス数に対し任意の割合でパル
ス数を出力するデコーダ部とで構成し、上記目的を達成
せんとするものである。
ップ出力とアップ又はダウン信号とを排他的論理回路お
よびＡＮＤ）ｉ′″−トを用いて次段１１＋７！Ｊツグ
フロツグの入力パルス信号およびピット増加条件信号と
するカウンターと、前記フリップフロップの前段側およ
び次ｉｉｆ、１Ｉｌｌ出力をもってピット増加条件信号
とするとともに、レート設定信号、前記複数のフリップ
フロップの出力および前記パルス信号を論理判断し、上
記ノヤルス信号の入力パルス数に対し任意の割合でパル
ス数を出力するデコーダ部とで構成し、上記目的を達成
せんとするものである。
以下、この発明の一実施例ｔ＠２図會参照して説明する
。同図においてムはカウンタ一部である。このカウンタ
一部ムは、ｉ４ルス信号が入力されるパルス信号入力端
子２１に丁形ブリッゾフロップ２２−ＯおよびＤ形フリ
ツノフロッグ２２−１〜２２−ｎのクロック入力端子２
３−θ〜２３−ｎが接続され、これらの７リツグフロツ
ゾ２２−θ〜２２−ｎのうち２２−０の出力端子２４−
０はＥＸ−ＮＯＲゲート２５−０の一端子に接続すると
ともに、このＥＸ−ＮＯＲゲート２５−０の他の端子に
はアップダウン端子２６が接続されている。上記初段よ
り次段へは、上記ＥＸ−ＮＯＲゲート２５−Ｏの出力端
子がＥＸ−ＯＲｒ−ト２７−１ヶ介して次段のＤ形フリ
ッゾフロップ２２−１のＤ入力端子２８−１に接続され
、このＤ形７リツプフロング２２−１の出力端子２４−
１は上記ＥＸ−ＯＲゲート２７−１の他の端子に接続す
ルトともＫ ＥＸ−ＮＯＲｆ −ト２５−１ ｋ介して
第１のＡＮＤゲート２９−１に接続され、この＠ｌのＡ
ＮＤゲート２９−１の他の端子には上記ＥＸ−ＮＯＲゲ
ート２５−０の出力端子が接続されている。
。同図においてムはカウンタ一部である。このカウンタ
一部ムは、ｉ４ルス信号が入力されるパルス信号入力端
子２１に丁形ブリッゾフロップ２２−ＯおよびＤ形フリ
ツノフロッグ２２−１〜２２−ｎのクロック入力端子２
３−θ〜２３−ｎが接続され、これらの７リツグフロツ
ゾ２２−θ〜２２−ｎのうち２２−０の出力端子２４−
０はＥＸ−ＮＯＲゲート２５−０の一端子に接続すると
ともに、このＥＸ−ＮＯＲゲート２５−０の他の端子に
はアップダウン端子２６が接続されている。上記初段よ
り次段へは、上記ＥＸ−ＮＯＲゲート２５−Ｏの出力端
子がＥＸ−ＯＲｒ−ト２７−１ヶ介して次段のＤ形フリ
ッゾフロップ２２−１のＤ入力端子２８−１に接続され
、このＤ形７リツプフロング２２−１の出力端子２４−
１は上記ＥＸ−ＯＲゲート２７−１の他の端子に接続す
ルトともＫ ＥＸ−ＮＯＲｆ −ト２５−１ ｋ介して
第１のＡＮＤゲート２９−１に接続され、この＠ｌのＡ
ＮＤゲート２９−１の他の端子には上記ＥＸ−ＮＯＲゲ
ート２５−０の出力端子が接続されている。
そして、この第１のＡＮＤゲート２９−１の出力音もっ
て次のビラトラ増やす条件信号とするとともに、またＥ
Ｘ−ＯＲゲート２２−２の一方入力端子を介してＤ形フ
リップフロッグ２２−２のＤ入力端子２８−２に接続さ
れる。このフリップフロッグ２２−２の出力端子は前記
■−ＯＲダート２７−２の他方入力端子およびＥＸ−Ｎ
ＯＲケ９−ト２５−２の一方入力端子に接続される。こ
のＥＸ−ＮＯＲゲート２５−２の他方入力端子はアップ
ダウン端子２６に接続され、また同ダート２５−２の出
力側はＡＮＤダート２９−２の一方入力端子に接続され
ている。このＡＮＤゲート１１９−２の他方入力端子は
ＡＮＤ？’−ト２９−１の出力端子に接続されている。
て次のビラトラ増やす条件信号とするとともに、またＥ
Ｘ−ＯＲゲート２２−２の一方入力端子を介してＤ形フ
リップフロッグ２２−２のＤ入力端子２８−２に接続さ
れる。このフリップフロッグ２２−２の出力端子は前記
■−ＯＲダート２７−２の他方入力端子およびＥＸ−Ｎ
ＯＲケ９−ト２５−２の一方入力端子に接続される。こ
のＥＸ−ＮＯＲゲート２５−２の他方入力端子はアップ
ダウン端子２６に接続され、また同ダート２５−２の出
力側はＡＮＤダート２９−２の一方入力端子に接続され
ている。このＡＮＤゲート１１９−２の他方入力端子は
ＡＮＤ？’−ト２９−１の出力端子に接続されている。
ここで上記ＥＸ−ＮＯＲゲート２５−０〜ｊ５−Ｊ、Ｅ
Ｘ−ＯＲゲート２７−１゜ＡＮＤダート２９−１により
第１の回路が構成されている。以下、ピット毎に同様に
構成されている。
Ｘ−ＯＲゲート２７−１゜ＡＮＤダート２９−１により
第１の回路が構成されている。以下、ピット毎に同様に
構成されている。
次に、上記フリップフロッグ２２−０〜２２−朧の出力
端子２４−０〜２４−ｎｔｌｊ：デコーダ部ＢＫ接続さ
れている。このデコーダ部Ｂは、上記フリツノフロラｆ
ｘｘ−ｏの出力端子２４−Ｏから初段においてはＮＯＴ
ＯＲゲート２２を介してＮＡＮＤゲート３１−０に接続
される。また次段からは上記フリップフロツノｚ２−ｘ
ｏ出力端子２４−１から第２のＡＮＤゲート３２−１に
接続し同ＡＮＤゲート３２−１の出力をもってピント増
加条件とするとともに、またインバータ３０−１を介し
てＮＡＮＤダート３１−１に接続されている。このＡＮ
Ｄゲート３２−１が第２の回路を構成する。このＮＡＮ
Ｄゲート３１−１には初段のフリツノフロップ２２−ｏ
の出力端子２４−０が接続されている。さらにこのフリ
、ｆフロップ２２−Ｏの出力端子２４−０から第２のＡ
ＮＤゲート３２−１に接続されている。この第２のＡＮ
Ｄゲート３２−１の出力端子からさらに次の段の第２０
ＡＮＤｒ −） ３２−２ トＮｍＤｌ’−ト３１−２
に接続され、上記インバータ３０− ｎ。
端子２４−０〜２４−ｎｔｌｊ：デコーダ部ＢＫ接続さ
れている。このデコーダ部Ｂは、上記フリツノフロラｆ
ｘｘ−ｏの出力端子２４−Ｏから初段においてはＮＯＴ
ＯＲゲート２２を介してＮＡＮＤゲート３１−０に接続
される。また次段からは上記フリップフロツノｚ２−ｘ
ｏ出力端子２４−１から第２のＡＮＤゲート３２−１に
接続し同ＡＮＤゲート３２−１の出力をもってピント増
加条件とするとともに、またインバータ３０−１を介し
てＮＡＮＤダート３１−１に接続されている。このＡＮ
Ｄゲート３２−１が第２の回路を構成する。このＮＡＮ
Ｄゲート３１−１には初段のフリツノフロップ２２−ｏ
の出力端子２４−０が接続されている。さらにこのフリ
、ｆフロップ２２−Ｏの出力端子２４−０から第２のＡ
ＮＤゲート３２−１に接続されている。この第２のＡＮ
Ｄゲート３２−１の出力端子からさらに次の段の第２０
ＡＮＤｒ −） ３２−２ トＮｍＤｌ’−ト３１−２
に接続され、上記インバータ３０− ｎ。
ＮＡＮＤゲート３１−ｎと第２のＡＮＤｆｆ−） ３１
−ｍを１つのブロックとして次段に接続する。また上記
ＮＡＮＤダート３１−ｎの設定入力端子３３−ｎが接続
され、このＮＡＮＤ ’ｌ” −ト３１− ｎの各出力
端子から第３のＡＮＤダート３４を介してＮＯＲゲート
３５に接続するとともにこのＮ０ＲＩ’−ト３５のもう
一端子には上記ノヤルス信号入力端子２１が接続されて
いる。この場合、８１−０．３１−１゜３４等で第３の
回路を構成し、ＯＲゲート３５が第４の回路を構成して
いる。そして、このＯＲのＡＮＤゲート２９−ｎのカウ
ンターの次段接続出力端子３６と上記デコーダ部Ｂの第
２のＡＮＤグー ） ３２− ｎの出力端子３１は次段
への接続端子となる。
−ｍを１つのブロックとして次段に接続する。また上記
ＮＡＮＤダート３１−ｎの設定入力端子３３−ｎが接続
され、このＮＡＮＤ ’ｌ” −ト３１− ｎの各出力
端子から第３のＡＮＤダート３４を介してＮＯＲゲート
３５に接続するとともにこのＮ０ＲＩ’−ト３５のもう
一端子には上記ノヤルス信号入力端子２１が接続されて
いる。この場合、８１−０．３１−１゜３４等で第３の
回路を構成し、ＯＲゲート３５が第４の回路を構成して
いる。そして、このＯＲのＡＮＤゲート２９−ｎのカウ
ンターの次段接続出力端子３６と上記デコーダ部Ｂの第
２のＡＮＤグー ） ３２− ｎの出力端子３１は次段
への接続端子となる。
次に、以上のように構成された回路の動作を説明する。
今、第３図に示す時刻ｔ！でカウンタ一部ムは、＠３図
（ａ）のようにアップモードに設定され、かつこの状態
で最初のパルス（＠３Ｖｂ）がパルス信号入力端子２１
から、各７リツノフロツグ２２−０〜２２−＊のクロッ
ク入力端子２３−０〜２３−ｎに入力されると、まず初
段のＴ形フリッグフロップ２２−Ｏにおいてカウントさ
れ、同７リツプフロツグ２２−Ｏの出力端子２４−Ｏが
第３図（ｃ）のように）”の状態になり、この“ｌ＃倍
信号ＥＸ−ＮＯＲダート２５−０に入力され、この■−
ＮＯＲダート２５−０の４う一端子はアップダウン信号
″１”の状態なので、この′″ｌ＃ｌ＃状態が次段のＥ
Ｘ−ＯＲゲート２７−１を通して次段のＤ形フリッゾフ
ロップ２２−１のＤ入力端子２８−１へ入力される。次
に、時刻１゜において２個目のパルスが入力゛されると
、初段のＴ形７リツｆ７０ツブ２２−〇の出力＃ｉ″Ｉ
Ｏ＃状態になシ、また次段のＤ形フリッグ７０ッグ２２
−１では前パルスによ５０入力端子に″１１の状態が入
力されているので、パルスが入力されることによりこの
Ｄ形フリップフロッグ２２−１の出力は第３図（ｄ）の
ように′ｌ”状態になる。そして、このＤ形７リツグフ
ロツプ２２−１の出力が■−ＮＯＲゲート２５−Ｉｆ通
して第１のＡＮＤゲート２９−１に入力され、このＡＮ
Ｄグー） ；１９−１のもう１つの端子は初段のＴ形７
リツグフロツグ２２−０の出力が１０１状態力のでＡＮ
Ｄ ｒ−）２９−１の出力は″０１状態になる。次に時
刻ｔ３において３個目のノ母ルスが入力式れると、初段
のＴ形フリッグ７０ッグ２２−０の出力が“１＃状態に
なり、この状態が次段のＤ形フリノ！フロッグ２２−１
のＤ入力端子２８−１に入力される。このＤ形フリップ
フロッグ２２−１の出力は１１”状態を続け、これによ
シ幻Φｆｆ−ト２９−１より１１”の状態が次段のＤ形
フリッ７′′７０ツノ２２−２のＤ入力端子２８−２に
入って、時刻ｔ４にさらにパルスが入力されれはり、形
フリッグ７０ッ７＃ｚｘ−；ｔの出力ｉｉ＠３図１（・
）のように“１”状態になり、初段のＴ形７リツノ７
Ｃ’ ｙ ７’ ２２−０と次段のＤフリラグフロッグ
２２−１の出力は′０”状態になる。このように順次ａ
４ルスが入力されるごとにノ４ルス数によって次段へ信
号が送られパルス数を計数する。そして、これらの７リ
ツプフロツグ２２−０〜２２−ｎの出力はデコーダ部Ｂ
へ送られる。たとえ＃１４ビットのカウンタ一部ムとし
ての各７リツｆ７０ツｆｚｚ−ｚ〜２２−ＩＬからの出
力が初段のＴ形フリップフロッグ２２−０で″Ｃ状態、
次段のＤ形フリツノプロップ２２」１で″″１１１１状
態４段目のＤ形フリッグ７０ツノ２２−２．２２−３で
″″０＃ｂ状態、デコーダｓＢの設定入力端子３３−Ｏ
〜３３−ｎの設定値が端子３３−０で′″１”状態と設
定すれば、初段のＴ形フリッグフロ、ノｘ ｘ −ｃ。
（ａ）のようにアップモードに設定され、かつこの状態
で最初のパルス（＠３Ｖｂ）がパルス信号入力端子２１
から、各７リツノフロツグ２２−０〜２２−＊のクロッ
ク入力端子２３−０〜２３−ｎに入力されると、まず初
段のＴ形フリッグフロップ２２−Ｏにおいてカウントさ
れ、同７リツプフロツグ２２−Ｏの出力端子２４−Ｏが
第３図（ｃ）のように）”の状態になり、この“ｌ＃倍
信号ＥＸ−ＮＯＲダート２５−０に入力され、この■−
ＮＯＲダート２５−０の４う一端子はアップダウン信号
″１”の状態なので、この′″ｌ＃ｌ＃状態が次段のＥ
Ｘ−ＯＲゲート２７−１を通して次段のＤ形フリッゾフ
ロップ２２−１のＤ入力端子２８−１へ入力される。次
に、時刻１゜において２個目のパルスが入力゛されると
、初段のＴ形７リツｆ７０ツブ２２−〇の出力＃ｉ″Ｉ
Ｏ＃状態になシ、また次段のＤ形フリッグ７０ッグ２２
−１では前パルスによ５０入力端子に″１１の状態が入
力されているので、パルスが入力されることによりこの
Ｄ形フリップフロッグ２２−１の出力は第３図（ｄ）の
ように′ｌ”状態になる。そして、このＤ形７リツグフ
ロツプ２２−１の出力が■−ＮＯＲゲート２５−Ｉｆ通
して第１のＡＮＤゲート２９−１に入力され、このＡＮ
Ｄグー） ；１９−１のもう１つの端子は初段のＴ形７
リツグフロツグ２２−０の出力が１０１状態力のでＡＮ
Ｄ ｒ−）２９−１の出力は″０１状態になる。次に時
刻ｔ３において３個目のノ母ルスが入力式れると、初段
のＴ形フリッグ７０ッグ２２−０の出力が“１＃状態に
なり、この状態が次段のＤ形フリノ！フロッグ２２−１
のＤ入力端子２８−１に入力される。このＤ形フリップ
フロッグ２２−１の出力は１１”状態を続け、これによ
シ幻Φｆｆ−ト２９−１より１１”の状態が次段のＤ形
フリッ７′′７０ツノ２２−２のＤ入力端子２８−２に
入って、時刻ｔ４にさらにパルスが入力されれはり、形
フリッグ７０ッ７＃ｚｘ−；ｔの出力ｉｉ＠３図１（・
）のように“１”状態になり、初段のＴ形７リツノ７
Ｃ’ ｙ ７’ ２２−０と次段のＤフリラグフロッグ
２２−１の出力は′０”状態になる。このように順次ａ
４ルスが入力されるごとにノ４ルス数によって次段へ信
号が送られパルス数を計数する。そして、これらの７リ
ツプフロツグ２２−０〜２２−ｎの出力はデコーダ部Ｂ
へ送られる。たとえ＃１４ビットのカウンタ一部ムとし
ての各７リツｆ７０ツｆｚｚ−ｚ〜２２−ＩＬからの出
力が初段のＴ形フリップフロッグ２２−０で″Ｃ状態、
次段のＤ形フリツノプロップ２２」１で″″１１１１状
態４段目のＤ形フリッグ７０ツノ２２−２．２２−３で
″″０＃ｂ状態、デコーダｓＢの設定入力端子３３−Ｏ
〜３３−ｎの設定値が端子３３−０で′″１”状態と設
定すれば、初段のＴ形フリッグフロ、ノｘ ｘ −ｃ。
−０−状態ハインｓ−ｐ ｓ ｏ −ｏからＮＡＮＤ
？−トｊ Ｉ−０を通して第ゴのＡＮＤ’ｌ”−トＪ
４へ“θ″状態なって供給され、次段のＤ形フリッグフ
ａ、ｆｚｚ−ｘの″ｌ”状態は同様の回路要素を経て１
１”状態が第３の、Ｖのゲート３４に入力される。さら
に、２・３Ｒ（Ｄ“０”状態となりてＮ０Ｉｎ’−ト３
５に入力され、この槙冨ゲート３５のもう一端子は７臂
ルス信号入力の０”状態が入力されるので、その出力は
“１′状態となる。
？−トｊ Ｉ−０を通して第ゴのＡＮＤ’ｌ”−トＪ
４へ“θ″状態なって供給され、次段のＤ形フリッグフ
ａ、ｆｚｚ−ｘの″ｌ”状態は同様の回路要素を経て１
１”状態が第３の、Ｖのゲート３４に入力される。さら
に、２・３Ｒ（Ｄ“０”状態となりてＮ０Ｉｎ’−ト３
５に入力され、この槙冨ゲート３５のもう一端子は７臂
ルス信号入力の０”状態が入力されるので、その出力は
“１′状態となる。
これが第２図における時刻１．−１．間における）臂ル
ス出力であシ、第２図（ｇ）に示す波形になる。
ス出力であシ、第２図（ｇ）に示す波形になる。
さらに、設定入力値を変化させることによシ、第２図（
ｈ）では設定入力端子３３−１の入力が″ｌ”状ＩＩ
、（ｉ）では設定入力端子３３−２の入力が＠１ｍ状態
、（ｊ）では設定入力端子３３−３の入力が″ｌ”状態
の各出力波形が図示してあり、設定入力端子３３−０と
３３−１の入力が″″１ｍ１ｍ状態他の電子の入力が“
０”状態のときは、８２図に示す優）と（ｈ）の波形の
論理和信号が出力される。ここで、時刻１．においてア
ップダウン端子２６への信号が″１”状態から′０”状
態に、すなわちカウンターｍＡがダウンモードての計数
動作になれば、この″″０′ｂ ｒ−ト２７−１′ｆｔ通して次段のＤフリラグフロッグ
２２−１のＤ入力端子に入力されるとともに各Ｄフリッ
グ７０ツブのＤ入力端子に入力される。これによりカウ
ンタ一部Ａは、ダウンモードとして動作し、このダウン
モードの動作中にパルス信号が変化してもデコーダ部Ｂ
の動作は上述したアップモードの動作と変わらない。
ｈ）では設定入力端子３３−１の入力が″ｌ”状ＩＩ
、（ｉ）では設定入力端子３３−２の入力が＠１ｍ状態
、（ｊ）では設定入力端子３３−３の入力が″ｌ”状態
の各出力波形が図示してあり、設定入力端子３３−０と
３３−１の入力が″″１ｍ１ｍ状態他の電子の入力が“
０”状態のときは、８２図に示す優）と（ｈ）の波形の
論理和信号が出力される。ここで、時刻１．においてア
ップダウン端子２６への信号が″１”状態から′０”状
態に、すなわちカウンターｍＡがダウンモードての計数
動作になれば、この″″０′ｂ ｒ−ト２７−１′ｆｔ通して次段のＤフリラグフロッグ
２２−１のＤ入力端子に入力されるとともに各Ｄフリッ
グ７０ツブのＤ入力端子に入力される。これによりカウ
ンタ一部Ａは、ダウンモードとして動作し、このダウン
モードの動作中にパルス信号が変化してもデコーダ部Ｂ
の動作は上述したアップモードの動作と変わらない。
したがって計数のビット数を増加するために多段接続し
た場合の計数動作中に７ツノモードかダウンモードの何
れかに変化しても、その接続された１つのレートマルチ
グライヤ回路の−カウンター出力が次段のレートマルチ
グライヤ回路＋２）７’コ一ダ部Ｂに入力されて、その
デコーダ部出力に影響を与えて誤動作するというおそれ
がなく、さらにこのレートマルチグライヤ回路の段数を
増減する場合にもフリッグフｐツゾ２ｘ−ｍｅＥＸ−Ｎ
ＯＲグー）、？ ５− ｎ、 ＥＸ−ＯＲｆ −） ２
７− ＊。
た場合の計数動作中に７ツノモードかダウンモードの何
れかに変化しても、その接続された１つのレートマルチ
グライヤ回路の−カウンター出力が次段のレートマルチ
グライヤ回路＋２）７’コ一ダ部Ｂに入力されて、その
デコーダ部出力に影響を与えて誤動作するというおそれ
がなく、さらにこのレートマルチグライヤ回路の段数を
増減する場合にもフリッグフｐツゾ２ｘ−ｍｅＥＸ−Ｎ
ＯＲグー）、？ ５− ｎ、 ＥＸ−ＯＲｆ −） ２
７− ＊。
ＡＮＤＮＯダート−ｎ、３２−ｎｒＮＡＮＤゲート３１
−ｎ、インバータ３０−ｎで構成された回路を１つのブ
ロックとして行なわれるので容易に段数の増減ができる
という利点がある。
−ｎ、インバータ３０−ｎで構成された回路を１つのブ
ロックとして行なわれるので容易に段数の増減ができる
という利点がある。
以上説明したように本発明においてはレートマルチプラ
イヤ回路を数段カスケード接続し九場合の計数動作時に
アッグモードかダウンモードのいずれかに変化させても
その出力に影響を与え”ず誤動作しないレートマルチシ
ライヤ回路を提供することができる。
イヤ回路を数段カスケード接続し九場合の計数動作時に
アッグモードかダウンモードのいずれかに変化させても
その出力に影響を与え”ず誤動作しないレートマルチシ
ライヤ回路を提供することができる。
第１図は従来回路の構成図、第２図は本発明に係るレー
トマルチシライヤ回路の一実施例を示す構成図、第３図
は実施例回路の各部における波形図を示す。 ２１・・・パルス信号入力端子１．？！−１７〜２２−
＋ａ・・・フリップフロラ！、２５−０〜２５−ｎ・・
・ＥＸ−ＮＯＲｆ −）、２６−〜７ ツノダウン端子
、２７−１〜．ｉ’ ７− ｎ−ＥＸ−ＯＲダート、
２９−１〜２９− ｎ・・・第１のＡＮＤｆ−）、３０
−０〜Ｊ Ｏ−ｎ ・−インバータ、３１−０〜３１−
＊・・・ＮＡＭＤｌ’ ）、Ｊ ２−１〜３ ｊ
−ｎ−第２のＡＮＤｆ−）、３３−θ〜３３−ｎ・・
・設定入力端子、３４・・・第３のＡＮＤダート、 ３
５・・・ＮＯＲダート、 ３６．３７・・・次段への接
続端子、３８・・・レートマルチプライヤ出力端子。
トマルチシライヤ回路の一実施例を示す構成図、第３図
は実施例回路の各部における波形図を示す。 ２１・・・パルス信号入力端子１．？！−１７〜２２−
＋ａ・・・フリップフロラ！、２５−０〜２５−ｎ・・
・ＥＸ−ＮＯＲｆ −）、２６−〜７ ツノダウン端子
、２７−１〜．ｉ’ ７− ｎ−ＥＸ−ＯＲダート、
２９−１〜２９− ｎ・・・第１のＡＮＤｆ−）、３０
−０〜Ｊ Ｏ−ｎ ・−インバータ、３１−０〜３１−
＊・・・ＮＡＭＤｌ’ ）、Ｊ ２−１〜３ ｊ
−ｎ−第２のＡＮＤｆ−）、３３−θ〜３３−ｎ・・
・設定入力端子、３４・・・第３のＡＮＤダート、 ３
５・・・ＮＯＲダート、 ３６．３７・・・次段への接
続端子、３８・・・レートマルチプライヤ出力端子。
Claims (1)
- パルス信号が入力される各ピットごとに配置されたフリ
ップフロッグと、この前段側フリップフロッグの出力と
アッゾ又はダウン信号とを判断し、次段側フリツノフロ
、ゾ回路の入力・リス信？するとともに、ピット増加条
件とする第１．の回路とよシなるカウンターと、前記フ
リップフロッグの前段側および次段側出力をもってピッ
ト増加条件とする第２の回路と、レート設定信号と前記
複数のフリップフロッグの出力とを論理判断する第３の
回路と、この回路の出力と前記パルス信号とを論理判断
し、上記ノｆルス信号Ｑ人カパルス数に対し任意の割合
でノｆルス数を出力する第４の回路とよシなるデコーダ
部を備えたことを特徴とするレートマルチプライヤ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332882A JPS58151125A (ja) | 1982-03-03 | 1982-03-03 | レ−トマルチプライヤ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332882A JPS58151125A (ja) | 1982-03-03 | 1982-03-03 | レ−トマルチプライヤ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151125A true JPS58151125A (ja) | 1983-09-08 |
Family
ID=12383482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332882A Pending JPS58151125A (ja) | 1982-03-03 | 1982-03-03 | レ−トマルチプライヤ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151125A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129746U (ja) * | 1984-02-06 | 1985-08-30 | 三洋電機株式会社 | アツプダウンカウンタ |
| JPS62124A (ja) * | 1985-06-26 | 1987-01-06 | Mitsubishi Electric Corp | パルス幅変調回路 |
-
1982
- 1982-03-03 JP JP3332882A patent/JPS58151125A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129746U (ja) * | 1984-02-06 | 1985-08-30 | 三洋電機株式会社 | アツプダウンカウンタ |
| JPS62124A (ja) * | 1985-06-26 | 1987-01-06 | Mitsubishi Electric Corp | パルス幅変調回路 |
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