JPS62124A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPS62124A JPS62124A JP60139631A JP13963185A JPS62124A JP S62124 A JPS62124 A JP S62124A JP 60139631 A JP60139631 A JP 60139631A JP 13963185 A JP13963185 A JP 13963185A JP S62124 A JPS62124 A JP S62124A
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- frequency
- signal
- width modulation
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルス幅変調信号１８期のパルス数がＮ個
の設定二値信号によって設定されるパルス幅変調回路に
関し、特にこのパルス幅変調回路の構成素子数の削減に
関するものである。
の設定二値信号によって設定されるパルス幅変調回路に
関し、特にこのパルス幅変調回路の構成素子数の削減に
関するものである。
路の回路図で、特に６個の設定二値信号を入力とするも
のである。図に於て、（ｕθ〜（Ｕ・）は基準パルス信
号（Ｕ・）を分局することによって得られる第８図に示
す様な分局信号で、各々２分周。
のである。図に於て、（ｕθ〜（Ｕ・）は基準パルス信
号（Ｕ・）を分局することによって得られる第８図に示
す様な分局信号で、各々２分周。
の分周信号である。（ＤＡＣＯ）〜（ＤＡＣ５）はパル
ス幅変調信号の１問期のパルス数を規定する６個の設定
二値信号で、これらは６ビツトの２進数を意味し、（Ｄ
ＡＣＯ）が最下位ビット、（ＤＡＣ５）が最上位ビット
に対応するものである。
ス幅変調信号の１問期のパルス数を規定する６個の設定
二値信号で、これらは６ビツトの２進数を意味し、（Ｄ
ＡＣＯ）が最下位ビット、（ＤＡＣ５）が最上位ビット
に対応するものである。
第８図において（ｌａ）ないしくＩｆ）は第４図示す［
すＯＭ Ｏ１３インバータで、各々に対応して、分局信
号（ｕｙ）〜（夷）が入力されるものである。
すＯＭ Ｏ１３インバータで、各々に対応して、分局信
号（ｕｙ）〜（夷）が入力されるものである。
（Ｂ＆）ないしく２ｆ）は第５図に示す様なＯＭＯＢＭ
ＡＮＤゲートで、ＮＡＮＩ）ゲート（ｉｌａ）には、イ
ンバータ（ｌａ）の出力信号及び設定二値信号（ＤＡＣ
５）が、ＩＪＡＮＤゲー）（ｊｌｂ）にはインバータ（
１ｔ＋）の出力信号及び設定二値信号（ＤＡＣ４）並び
に分周信号（ｕＩ）が、ＮＡＲＤゲート（ｇｃ）にはイ
ンバータ（ｌｃ）の出力信号及び股定二値号（ＤＡＣ８
）並びに分周信号（ｕｔＸｕ雷）が、ＷＡＮＤゲー）（
，９ｄ）にはインバータ（ｔａｂ出力信号号及び設定二
値信号（ｖｈｃｓ）並びに分局信号Ｃｕｔ）（ｕｓ）（
ｕｓ）が、ＨＡＮＤゲート（２ｅ）にはインバータ（１
８）の出力信号及び設定二値信号（ＤＡＣＩ）並びに分
局信号（Ｕθ（ｕ−）（ｕｓ）（ｕａ）が、ＷＡＮＤゲ
ー） （ｇｆ）にはインバータ（Ｉｆ）の出力信号及び
設定二値信号（ＤＡＣＯ）並びに分周信号（Ｕ厘）（ｕ
嘗）（ｕｓ）（ｕ４）（ｕ藝）が入力されるものである
。（３）はこれらＷＡＮＤゲート“（２ａ）−（２ｆ
）からの信号を（！ＭＯＳインバータ（４ａ）ないしく
４で）を介して入力する第６図に示す様なＮＯＲゲート
で、このＮＯＲゲート（３）からＣ！ＭＯｉ９インバー
タ（５）ヲ介してパルス幅変調信号である出力信号（Ｐ
ＷＭ）ｉ出力するものである。
ＡＮＤゲートで、ＮＡＮＩ）ゲート（ｉｌａ）には、イ
ンバータ（ｌａ）の出力信号及び設定二値信号（ＤＡＣ
５）が、ＩＪＡＮＤゲー）（ｊｌｂ）にはインバータ（
１ｔ＋）の出力信号及び設定二値信号（ＤＡＣ４）並び
に分周信号（ｕＩ）が、ＮＡＲＤゲート（ｇｃ）にはイ
ンバータ（ｌｃ）の出力信号及び股定二値号（ＤＡＣ８
）並びに分周信号（ｕｔＸｕ雷）が、ＷＡＮＤゲー）（
，９ｄ）にはインバータ（ｔａｂ出力信号号及び設定二
値信号（ｖｈｃｓ）並びに分局信号Ｃｕｔ）（ｕｓ）（
ｕｓ）が、ＨＡＮＤゲート（２ｅ）にはインバータ（１
８）の出力信号及び設定二値信号（ＤＡＣＩ）並びに分
局信号（Ｕθ（ｕ−）（ｕｓ）（ｕａ）が、ＷＡＮＤゲ
ー） （ｇｆ）にはインバータ（Ｉｆ）の出力信号及び
設定二値信号（ＤＡＣＯ）並びに分周信号（Ｕ厘）（ｕ
嘗）（ｕｓ）（ｕ４）（ｕ藝）が入力されるものである
。（３）はこれらＷＡＮＤゲート“（２ａ）−（２ｆ
）からの信号を（！ＭＯＳインバータ（４ａ）ないしく
４で）を介して入力する第６図に示す様なＮＯＲゲート
で、このＮＯＲゲート（３）からＣ！ＭＯｉ９インバー
タ（５）ヲ介してパルス幅変調信号である出力信号（Ｐ
ＷＭ）ｉ出力するものである。
次に上記の様に構成されたパルス幅変調回路の動作を第
７図のタイミングチャートに基づき説明する。
７図のタイミングチャートに基づき説明する。
今、６個の設定二値信号（ＤＡＣＯ）〜（ＤＡＣ５）に
よるデジタル値が（１０１０１０）−（４２） であ
ると中ると、設定二値信号はＤＡＣＩ０ ｏ−“０″、ＤＡＣＩ−１”、ＤＡＣ２−ｏ”ＤＡＣ８
−１’、ＤＡＣ４罵“０” 、ＤＡＣ５α“１′となる
から（３ＭＯＢインバータ（４ｂ）（４ｄ）（４ｆ）の
出力信号（ｂ） （ｃｌ） （ｆ）Ｆｉ全て“Ｏ”レベ
ルドナＦ）、ＣＭ ＯＢインバータ（４ａ）の出力信号
（ａ） ｆｌ、２分周信号（ｕｌ）の反転信号、ＣＭＯ
Ｓインパーク（４ｃ）の出力信号←）は基準パルス数６
個目で１個のパルス全発生し、以下、基準パルス数８個
毎に１個のパルスを出力する信号、ＣＭＯＳインパーク
（４ｅ）の出力信号（ｅ）は基準パルス数１７個目で１
個のパルスを発生シ、以号（ａ） 〜（ｒ）５− Ｎ
ＯＲゲー） １１１ を介して受けた０Ｍ０１３インバ
ーター５１からは図に示す様に半周期を基準パルス数８
ｓ個としてこの半開期中基準ノｉルス数ｍｌ＠（すなわ
ち、１８期では基準パルス数４１個の期聞ａｌｌルベル
となるパルス幅変調信号（ＰＷＭ）が出力されるもので
ある。
よるデジタル値が（１０１０１０）−（４２） であ
ると中ると、設定二値信号はＤＡＣＩ０ ｏ−“０″、ＤＡＣＩ−１”、ＤＡＣ２−ｏ”ＤＡＣ８
−１’、ＤＡＣ４罵“０” 、ＤＡＣ５α“１′となる
から（３ＭＯＢインバータ（４ｂ）（４ｄ）（４ｆ）の
出力信号（ｂ） （ｃｌ） （ｆ）Ｆｉ全て“Ｏ”レベ
ルドナＦ）、ＣＭ ＯＢインバータ（４ａ）の出力信号
（ａ） ｆｌ、２分周信号（ｕｌ）の反転信号、ＣＭＯ
Ｓインパーク（４ｃ）の出力信号←）は基準パルス数６
個目で１個のパルス全発生し、以下、基準パルス数８個
毎に１個のパルスを出力する信号、ＣＭＯＳインパーク
（４ｅ）の出力信号（ｅ）は基準パルス数１７個目で１
個のパルスを発生シ、以号（ａ） 〜（ｒ）５− Ｎ
ＯＲゲー） １１１ を介して受けた０Ｍ０１３インバ
ーター５１からは図に示す様に半周期を基準パルス数８
ｓ個としてこの半開期中基準ノｉルス数ｍｌ＠（すなわ
ち、１８期では基準パルス数４１個の期聞ａｌｌルベル
となるパルス幅変調信号（ＰＷＭ）が出力されるもので
ある。
従来のパルス幅変調回ＷＩけ以上の様に全てのゲートが
独立して構成されているので、例えば設定二値信号の数
が４個のものを構成するときには、構成素子数が！１４
個必要となり、６個では黛 ９１１＠、８個で＃：ｔ１８８個、ｎ個でｔｊｎ＋９ｎ
＋３個必要となるから、パルス幅変調回路の４を能を向
上するために設定二値信号の数を多くしようとすればす
る程構成素子数が等比級数的に増加し非常に多くの構成
素子数が必要なるという問題点が有った。
独立して構成されているので、例えば設定二値信号の数
が４個のものを構成するときには、構成素子数が！１４
個必要となり、６個では黛 ９１１＠、８個で＃：ｔ１８８個、ｎ個でｔｊｎ＋９ｎ
＋３個必要となるから、パルス幅変調回路の４を能を向
上するために設定二値信号の数を多くしようとすればす
る程構成素子数が等比級数的に増加し非常に多くの構成
素子数が必要なるという問題点が有った。
この発明は上記の点に鑑みてなされたものであり、設定
二値信号の数を多くしても、増加する構成素子数が少な
いパルス幅変調回路を得ることを目的とする。
二値信号の数を多くしても、増加する構成素子数が少な
いパルス幅変調回路を得ることを目的とする。
また、この発明の別の発明は、上記目的に加えて消費電
力が削減されるパルス幅変調回路を得ることを目的とす
る。
力が削減されるパルス幅変調回路を得ることを目的とす
る。
この発明に係るパルス幅変調回路に、高電位供給素子′
を高電位点と出力端との間に接続し、設定トランジスタ
及び第１分周トランジスタを直列接続してなる直列体の
一端を上記出力端にＨ（［ｉ’ｊ接続し、これらに個の
直列体のに番目（１≦ｋ≦ｎ−１の整数）とに＋１番目
の他端間を第２分周トランジスタによって互いに接続す
るとともに、１番目の第１分周トランジスタにはに ２ 分局の第１分周借号を印加し、１番目とに＋１番目
との他端間に接続される第８分周トランジスタには、上
記に番目の直列体の第１分周トランジスタと交互に導通
ｆ：繰シ返す様な上記？分周の第８分局留号を印加した
ものである・また、この発明の別の発明に係るパルス幅
変調回路は、上記のものに於て、高電位供給素子を、
１１１１御電極に基準パルス信号が印加される高電位供
給トランジスタとし、第９分局トランジスタのうち最も
小さな分局信号が印加される第１分周トランジスタの低
電位側の入出力電極と低電位点との間に入出力電極が接
続されるとと通を繰り返す低電位供給トランジスタと、
上記出力端からの信号を受けてパルス変調信号を出力す
る双安定回路とを設けたものである。
を高電位点と出力端との間に接続し、設定トランジスタ
及び第１分周トランジスタを直列接続してなる直列体の
一端を上記出力端にＨ（［ｉ’ｊ接続し、これらに個の
直列体のに番目（１≦ｋ≦ｎ−１の整数）とに＋１番目
の他端間を第２分周トランジスタによって互いに接続す
るとともに、１番目の第１分周トランジスタにはに ２ 分局の第１分周借号を印加し、１番目とに＋１番目
との他端間に接続される第８分周トランジスタには、上
記に番目の直列体の第１分周トランジスタと交互に導通
ｆ：繰シ返す様な上記？分周の第８分局留号を印加した
ものである・また、この発明の別の発明に係るパルス幅
変調回路は、上記のものに於て、高電位供給素子を、
１１１１御電極に基準パルス信号が印加される高電位供
給トランジスタとし、第９分局トランジスタのうち最も
小さな分局信号が印加される第１分周トランジスタの低
電位側の入出力電極と低電位点との間に入出力電極が接
続されるとと通を繰り返す低電位供給トランジスタと、
上記出力端からの信号を受けてパルス変調信号を出力す
る双安定回路とを設けたものである。
この発明にお−ては、Ｎ個の設定トランジスタ及びＮ個
の第１分周トランジスタ並びに（Ｎ−１）個の第８分周
トランジスタがドミノ式に接続され、これによって入力
信号に対する信号処理が行なわれるから設定二値信号の
数を１つ増加させる毎に増加する素子は等差級数的にな
る。
の第１分周トランジスタ並びに（Ｎ−１）個の第８分周
トランジスタがドミノ式に接続され、これによって入力
信号に対する信号処理が行なわれるから設定二値信号の
数を１つ増加させる毎に増加する素子は等差級数的にな
る。
また、この発明の別の発明においては、高電位供給素子
と低電位供給素子とが交互に導通するから高電位点と低
電位点との間を電流が貫通することはなＩ／’ｋｅ 〔実施例〕 第１図は仁の発明の一実施例を示す６ビツトのパルス幅
変ｌｌＩＩｇＪ路の回路図であり、図において（ａｌｌ
；ｊ第８図に示す様な基準パルス信号（ｕＯ）及びこの
基準パルス信号（ｕＯ）を分局して得る６種類の分周借
９ （ｕｌ）〜（ｕ６）並びに６個の設定二値信５ｊ（
ＤＡＣＯ） 〜（ＤＡＣ５）ＩＣｊシ駆動されるドミノ
回路で、このドミノ回路１Ｇ）のうち信号処理部（１）
け、上記基準パルス信号（ｕｏ）（（インバータ（８ａ
）を介して入力するソース電源のＰ＋ヤネル１ｆｌ！Ｍ
Ｏ８１１ｉｉ ＩＩＬ位供給トランジスタ（９ａ）と
−上記第・１基準パルストランジスタ（９ａ）のドレイ
ンに各々のドレインが接続されるとともに各々のゲート
に各１個ずつ計６個の設定二値信ｅ（ＤＡＣＯ） 〜（
ＤＡＣ５）が印加されるＨチャネル型ＭＯ８の設定トラ
ンジスタ（１８ａ）〜（１８ｆ）、及びこれらの設定ト
ランジスタ（１３５Ｌ）〜（１８ｆＹ）各々のソースに
各々のドレインが接続されるとともに各々のゲートに各
１種類ずつ、計６＆類の分局信号（ｕｌ）〜（ｕ６）が
第４図の様なインバータ（ｌｌａ） （ｌｌｆ） ｔ’
介して第１分局留号として印加されるＮチャネル型ＭＯ
８の第１分周トランジスタ（Ｈ１＆）〜（１ｊｌｆ）か
らなる６個の直列体（１４ａ） 〜（ｆｉ４ｆ）と、こ
れら第１分周トランジスタ（ｌｌａ）〜（ｌｆｆｉｆ）
の各々のソース間に介在して全ての第１分周トランジス
タ（ｌｅａ） 〜（Ｈｌｆ）のソースｔ１印Ｗされる分
局信号（ｕｌ）〜（ｕ６）の分周の小さい順すなわち、
に番目とに＋１番目（１≦ｋ≦６の整数）とを互いに接
続するとともに、これら互いに接続されるに番目とに＋
１番目の第１分周トランジスタ（ｌｆｆｉａ）〜（Ｈｌ
ｆ）のうちの分局の小に さい方の分局信号すなわち２分周の分局信号がゲートに
直接第２ｋ分周借号として印加されるＮチャ゛ネル型Ｍ
Ｏ８の第２分局トランジスタ（１０１Ｌ）〜（１０・〕
と、この第２分周トランジスタ（ｌｅａ）〜（１０ｅ）
のうち最も分局の小さい分局信号（ｕｌ）が印加される
第２ｋ分周トランジスタ（１０ａ）のソースに、ドレイ
ンが接続されるとともにゲートに上記基準パルス信号（
ｕｏ）ｉインバータ（８ａ）’ｉ介して入力するソース
接地のＮチャネル型ＭＯ８の低電位供給トランジスタ（
９ｂ）とからなり、出力５（１４＃：Ｃ上記高電位供給
トランジスタ（９ａ）のドレインに入力端が接続される
第４図の様なインバーターと、このインバータ（１１ｉ
ｌの出力端に各々のゲートが接続されるとともに、入力
端に各々のドレインが接続されるソース電源のＰチャネ
ル型ＭＯ１３）ランジスタＣ１ｌ及びソース接地のＮチ
ャネル型ＭＯＳトランジスタａηとからなるものである
。霞ハトミノ回路（６１からの出力信号を入力として上
記基準パルス信号（ｕＯ）に応じた信号を出力するＤク
リッププロップの双安定回路で、この双安定回路α樽は
、上記ドミノ回路（６）からの出力信号を第４図の様な
インバータα！を介して一方の入力とし、上記基準パル
ス信号（ｕＯ）’にインバータ（８ａ） ７に：介して
他方の入力とする第５図のようなＡＮＤＮＯゲート、互
−の出力端と入力端を接続するとともに一方の入力端に
は、このＡＮＤＮＯゲート出力信号を入力し、他方の入
力端には上記ドミノ回路（６１からの出力信号を入力す
る２個の第Ｓ図の様なＮ。
と低電位供給素子とが交互に導通するから高電位点と低
電位点との間を電流が貫通することはなＩ／’ｋｅ 〔実施例〕 第１図は仁の発明の一実施例を示す６ビツトのパルス幅
変ｌｌＩＩｇＪ路の回路図であり、図において（ａｌｌ
；ｊ第８図に示す様な基準パルス信号（ｕＯ）及びこの
基準パルス信号（ｕＯ）を分局して得る６種類の分周借
９ （ｕｌ）〜（ｕ６）並びに６個の設定二値信５ｊ（
ＤＡＣＯ） 〜（ＤＡＣ５）ＩＣｊシ駆動されるドミノ
回路で、このドミノ回路１Ｇ）のうち信号処理部（１）
け、上記基準パルス信号（ｕｏ）（（インバータ（８ａ
）を介して入力するソース電源のＰ＋ヤネル１ｆｌ！Ｍ
Ｏ８１１ｉｉ ＩＩＬ位供給トランジスタ（９ａ）と
−上記第・１基準パルストランジスタ（９ａ）のドレイ
ンに各々のドレインが接続されるとともに各々のゲート
に各１個ずつ計６個の設定二値信ｅ（ＤＡＣＯ） 〜（
ＤＡＣ５）が印加されるＨチャネル型ＭＯ８の設定トラ
ンジスタ（１８ａ）〜（１８ｆ）、及びこれらの設定ト
ランジスタ（１３５Ｌ）〜（１８ｆＹ）各々のソースに
各々のドレインが接続されるとともに各々のゲートに各
１種類ずつ、計６＆類の分局信号（ｕｌ）〜（ｕ６）が
第４図の様なインバータ（ｌｌａ） （ｌｌｆ） ｔ’
介して第１分局留号として印加されるＮチャネル型ＭＯ
８の第１分周トランジスタ（Ｈ１＆）〜（１ｊｌｆ）か
らなる６個の直列体（１４ａ） 〜（ｆｉ４ｆ）と、こ
れら第１分周トランジスタ（ｌｌａ）〜（ｌｆｆｉｆ）
の各々のソース間に介在して全ての第１分周トランジス
タ（ｌｅａ） 〜（Ｈｌｆ）のソースｔ１印Ｗされる分
局信号（ｕｌ）〜（ｕ６）の分周の小さい順すなわち、
に番目とに＋１番目（１≦ｋ≦６の整数）とを互いに接
続するとともに、これら互いに接続されるに番目とに＋
１番目の第１分周トランジスタ（ｌｆｆｉａ）〜（Ｈｌ
ｆ）のうちの分局の小に さい方の分局信号すなわち２分周の分局信号がゲートに
直接第２ｋ分周借号として印加されるＮチャ゛ネル型Ｍ
Ｏ８の第２分局トランジスタ（１０１Ｌ）〜（１０・〕
と、この第２分周トランジスタ（ｌｅａ）〜（１０ｅ）
のうち最も分局の小さい分局信号（ｕｌ）が印加される
第２ｋ分周トランジスタ（１０ａ）のソースに、ドレイ
ンが接続されるとともにゲートに上記基準パルス信号（
ｕｏ）ｉインバータ（８ａ）’ｉ介して入力するソース
接地のＮチャネル型ＭＯ８の低電位供給トランジスタ（
９ｂ）とからなり、出力５（１４＃：Ｃ上記高電位供給
トランジスタ（９ａ）のドレインに入力端が接続される
第４図の様なインバーターと、このインバータ（１１ｉ
ｌの出力端に各々のゲートが接続されるとともに、入力
端に各々のドレインが接続されるソース電源のＰチャネ
ル型ＭＯ１３）ランジスタＣ１ｌ及びソース接地のＮチ
ャネル型ＭＯＳトランジスタａηとからなるものである
。霞ハトミノ回路（６１からの出力信号を入力として上
記基準パルス信号（ｕＯ）に応じた信号を出力するＤク
リッププロップの双安定回路で、この双安定回路α樽は
、上記ドミノ回路（６）からの出力信号を第４図の様な
インバータα！を介して一方の入力とし、上記基準パル
ス信号（ｕＯ）’にインバータ（８ａ） ７に：介して
他方の入力とする第５図のようなＡＮＤＮＯゲート、互
−の出力端と入力端を接続するとともに一方の入力端に
は、このＡＮＤＮＯゲート出力信号を入力し、他方の入
力端には上記ドミノ回路（６１からの出力信号を入力す
る２個の第Ｓ図の様なＮ。
Ｒゲー）！２１）＠と、このＮＯＲゲート（至）の出力
信号を反転してパルス幅変調信号（１’ＷＭ）として出
力するインバーターとからなるものである。
信号を反転してパルス幅変調信号（１’ＷＭ）として出
力するインバーターとからなるものである。
上記の様に構成されたパルス幅変調回路に渋る具体的動
作１１図のタイミングチャートに基づき次に説明する。
作１１図のタイミングチャートに基づき次に説明する。
今例えば、設定二値信号（ＤＡＣＯ）〜（ＤＡＣ５）に
よるデジタル値が従来と同様Ｋ（ｌｏｔｏｘｏ）−（４
１）、にｇ １０設定さ
れているとする。と、設定二値信号はＤＡＣＯ麿“０”
、 ＤＡＣ１−“１”、ＤＡＣＩ−０’、ＤＡＣ８ｓＩ
Ｉ″ｌ’、ＤＡＣ４−０’、Ｉ）ムＣ５−“ｌ”となる
から、設定トランジスタ（１８ａ）（１８ｃ）（１８ｅ
）ｉ非導通となり、設定トランジスタ（ｘａｂ）（ｔ３
ａ）（ｘ８ｆ）け導通となる。従って第１出力点Ｑ４ｉ
Ｋ ｌる出力信号ＩＡＩに基準パルス信号（ＵＯ）及び
分局信号（ｕ＋）が０′の時、Ｅｆいは基準パルス信号
（ｕＯ）及び分局信号（ｕ、）がＭＯ′″かつ分局信号
（ＵＯ（Ｕりが″１”の時、または基準パルス信号（ｕ
Ｏ）及び分周信号（Ｕ＠）がＯ”かつ分周借８（ｕｓＸ
ｕ＊ＸｕｍＸｕ４） カ” １ ’ ｔＤ時ｏミ” ０
” −（！：なりそれ以外の時には“１′となるもの
であり。
よるデジタル値が従来と同様Ｋ（ｌｏｔｏｘｏ）−（４
１）、にｇ １０設定さ
れているとする。と、設定二値信号はＤＡＣＯ麿“０”
、 ＤＡＣ１−“１”、ＤＡＣＩ−０’、ＤＡＣ８ｓＩ
Ｉ″ｌ’、ＤＡＣ４−０’、Ｉ）ムＣ５−“ｌ”となる
から、設定トランジスタ（１８ａ）（１８ｃ）（１８ｅ
）ｉ非導通となり、設定トランジスタ（ｘａｂ）（ｔ３
ａ）（ｘ８ｆ）け導通となる。従って第１出力点Ｑ４ｉ
Ｋ ｌる出力信号ＩＡＩに基準パルス信号（ＵＯ）及び
分局信号（ｕ＋）が０′の時、Ｅｆいは基準パルス信号
（ｕＯ）及び分局信号（ｕ、）がＭＯ′″かつ分局信号
（ＵＯ（Ｕりが″１”の時、または基準パルス信号（ｕ
Ｏ）及び分周信号（Ｕ＠）がＯ”かつ分周借８（ｕｓＸ
ｕ＊ＸｕｍＸｕ４） カ” １ ’ ｔＤ時ｏミ” ０
” −（！：なりそれ以外の時には“１′となるもの
であり。
これをインバータａＩｌｉｌヲ介して反転し、更に双安
定口Ｆｉｌｒ−にてこのインバータ（１〜からの信号ｔ
Ｂｌを基準パルス信号（ｕＯ）の反同期分遅延させるこ
とによシパルス幅変調信号（ＰＷＭ）ｉ得るものである
。
定口Ｆｉｌｒ−にてこのインバータ（１〜からの信号ｔ
Ｂｌを基準パルス信号（ｕＯ）の反同期分遅延させるこ
とによシパルス幅変調信号（ＰＷＭ）ｉ得るものである
。
以上の様に構成されたパルス幅変調回路に於ては従来回
路Ｉ／ｃ於るインバータ（４ａ）の出力に相当する出力
を設定トランジスタ（１３ｆ）のドレインにて得、イン
バータ（４ｂ〕の出力に相当する出力を設定トランジス
タ（１８ｅ）のドレインにて得、以下インバータ（４ｃ
）の出力を設定トランジスタ（１８（１）のドレインに
て、インＡ −タ（４ｄ）の出力を設定トランジスタ（
１８ｃ）のドレインにて、インバータ（４ｅ）との出力
設定トランジスタ（１１）のドレインにて、インバータ
（４ｆ）出力を設定トランジスタ（１３ａ）のドレイン
にて得るように溝底されているが、この時低消費電力化
という観点から、一方が導通の時には一方が非導通とな
る基準パルストランジスタ（９ａ）（９ｂ）ｆ設けてい
るため、実際にはドミノ回路（６）からの出力信号β）
は、従来と同一にはなり得ない。そこで、この実施例に
於てはＤ７リツプ７０ツブ（１１をドミノ回路（６）に
接続して設け、とのＤフリップフロップαＳｔ基準パル
ス信号（ｕＯ）にて駆動させることによシ、始めて従来
と同一のパルス幅変調信号（ＰＷＭ）を得ているもので
あシ、この様にしたことにより、素子数の少ない回路で
、しかも消費電力の削減を図った回路が実現できるもの
である。
路Ｉ／ｃ於るインバータ（４ａ）の出力に相当する出力
を設定トランジスタ（１３ｆ）のドレインにて得、イン
バータ（４ｂ〕の出力に相当する出力を設定トランジス
タ（１８ｅ）のドレインにて得、以下インバータ（４ｃ
）の出力を設定トランジスタ（１８（１）のドレインに
て、インＡ −タ（４ｄ）の出力を設定トランジスタ（
１８ｃ）のドレインにて、インバータ（４ｅ）との出力
設定トランジスタ（１１）のドレインにて、インバータ
（４ｆ）出力を設定トランジスタ（１３ａ）のドレイン
にて得るように溝底されているが、この時低消費電力化
という観点から、一方が導通の時には一方が非導通とな
る基準パルストランジスタ（９ａ）（９ｂ）ｆ設けてい
るため、実際にはドミノ回路（６）からの出力信号β）
は、従来と同一にはなり得ない。そこで、この実施例に
於てはＤ７リツプ７０ツブ（１１をドミノ回路（６）に
接続して設け、とのＤフリップフロップαＳｔ基準パル
ス信号（ｕＯ）にて駆動させることによシ、始めて従来
と同一のパルス幅変調信号（ＰＷＭ）を得ているもので
あシ、この様にしたことにより、素子数の少ない回路で
、しかも消費電力の削減を図った回路が実現できるもの
である。
なお、上記実施例に放ては、高電位供給トランジスタを
Ｐチャネル型ＭＯＥ＋）ランジスタとしたがＮチャネル
型のＭＯＳ）ランジスタとしても良く、その時には、基
準パルス信号（ｕＯ）をインバータ（８ａ）’に介すこ
となく直接印加すれば上記実施例同様消費電力を削減で
きるとともに素子数の削減が図れるものである。
Ｐチャネル型ＭＯＥ＋）ランジスタとしたがＮチャネル
型のＭＯＳ）ランジスタとしても良く、その時には、基
準パルス信号（ｕＯ）をインバータ（８ａ）’に介すこ
となく直接印加すれば上記実施例同様消費電力を削減で
きるとともに素子数の削減が図れるものである。
また、上記実施例においては、消費電力削減のために高
電位供給トランジスタ（９ａ）及び低電位供給トランジ
スタ（９′ｂ）並びに双安定回路ＱＳを設けたが、これ
を削除しても良く、その際高電位供給トランジスタ（９
ａ〕の代わシに、ゲート及びドレインが電源（Ｖｃｃ）
に接続され九ＮチャネルＭＯＳトランジスタ、或いは、
ゲートが接地ソース電源（Ｖｃｃ）に接続されたＰチャ
ネルＭＯ８トランジスタ等の負荷素子を設ければ良いも
のである。
電位供給トランジスタ（９ａ）及び低電位供給トランジ
スタ（９′ｂ）並びに双安定回路ＱＳを設けたが、これ
を削除しても良く、その際高電位供給トランジスタ（９
ａ〕の代わシに、ゲート及びドレインが電源（Ｖｃｃ）
に接続され九ＮチャネルＭＯＳトランジスタ、或いは、
ゲートが接地ソース電源（Ｖｃｃ）に接続されたＰチャ
ネルＭＯ８トランジスタ等の負荷素子を設ければ良いも
のである。
更に上記実施例に於ては設定二値信号が６種類のものと
したがそれに限られるものではなく、設定二値信号を１
種類増加させる毎に設定トランジスα濁及び第１及び第
８分周トランジスタ叫（Ｉ乃並びにインバータ（！ｌ）
を新たに設ければ良く、その際にハ、トランジスタ数を
ｒｓ個増加させるだけですむものである。
したがそれに限られるものではなく、設定二値信号を１
種類増加させる毎に設定トランジスα濁及び第１及び第
８分周トランジスタ叫（Ｉ乃並びにインバータ（！ｌ）
を新たに設ければ良く、その際にハ、トランジスタ数を
ｒｓ個増加させるだけですむものである。
この発明は以上説明したとキリ、Ｎ個の設定トランジス
タ及びＮ個の第１分周トランジスタ並びにＮ−１個の第
２分周トランジスタがドミノ式に接続され、これによっ
て入力信号に対する信号処理が行なわれるから設定二値
信号の数を１つ増加させる毎に増加する素子は、等差級
数的にしか増加せず、設定二値信号の数が多粋程非常に
多くの溝底素子数の削減が図れるという効果がある。
タ及びＮ個の第１分周トランジスタ並びにＮ−１個の第
２分周トランジスタがドミノ式に接続され、これによっ
て入力信号に対する信号処理が行なわれるから設定二値
信号の数を１つ増加させる毎に増加する素子は、等差級
数的にしか増加せず、設定二値信号の数が多粋程非常に
多くの溝底素子数の削減が図れるという効果がある。
また、この発明の別の発明は、高電位供給素子と低電位
供給素子とが交互に導通するから高電位点と低電位点と
の間を１Ｗ流が貫通することはなく、もって上記の効果
の上に更に消費電力を削減できると一つ効果がある。
供給素子とが交互に導通するから高電位点と低電位点と
の間を１Ｗ流が貫通することはなく、もって上記の効果
の上に更に消費電力を削減できると一つ効果がある。
第１図は、この発明の一実施例を示す回路図、第１図は
第１図に於る回路のタイミング図、第８図に従来のパル
ス幅変調回路の回路図、ｔＪＸ４図ないし第６図は各々
第１図及び第８図に用いられているインバータの回路図
、及びＮＡＮＤゲートの回路図、並びにＮＯＲゲートの
回路、第７図は、第８図に於る回路の出力信号のタイミ
ング図、第８図は基準パルス信号及び分局信号のタイミ
ング図である。 図において、（９ａ）は高電位供給トランジスタ、（９
ｂ）は低電位供給トランジスタ、（１０１は第２分判ト
ランジスタ、θ′４は第１分周トランジスタ、崗は設定
トランジスタ、１２４１＃″ｊ［列体、（ｕＯ）は基準
パルス信号、（ｕｌ）ないしくｕＯ）は第零分周信号で
ある。 なお、各図中同一符号は、同一または相当部分を示すも
のである。
第１図に於る回路のタイミング図、第８図に従来のパル
ス幅変調回路の回路図、ｔＪＸ４図ないし第６図は各々
第１図及び第８図に用いられているインバータの回路図
、及びＮＡＮＤゲートの回路図、並びにＮＯＲゲートの
回路、第７図は、第８図に於る回路の出力信号のタイミ
ング図、第８図は基準パルス信号及び分局信号のタイミ
ング図である。 図において、（９ａ）は高電位供給トランジスタ、（９
ｂ）は低電位供給トランジスタ、（１０１は第２分判ト
ランジスタ、θ′４は第１分周トランジスタ、崗は設定
トランジスタ、１２４１＃″ｊ［列体、（ｕＯ）は基準
パルス信号、（ｕｌ）ないしくｕＯ）は第零分周信号で
ある。 なお、各図中同一符号は、同一または相当部分を示すも
のである。
Claims (6)
- （１）高電位点と出力端との間に接続された高電位供給
素子と、設定トランジスタ及び第１分周トランジスタを
直列接続してなり、その一端が上記出力端に接続される
Ｎ個の直列体と、これらＮ個の直列体の他端に対して順
次ｋ番目（１≦ｋ≦ｎ−１の整数）とｋ＋１番目との他
端間に接続される第２分周トランジスタとを設け、上記
ｋ番目の直列体の第１分周トランジスタには基準パルス
信号を分周して得る２＾ｋ分周の第１分周信号を印加す
るとともに、上記ｋ番目とｋ＋１番目との他端間に接続
される第２分周トランジスタには、上記ｋ番目の直列体
の第１分周トランジスタと交互に導通を繰り返す様な上
記２＾ｋ分周の第２分周信号を印加することを特徴とす
るパルス幅変調回路。 - （２）高電位供給素子は、負荷素子であることを特徴と
する特許請求の範囲第１項記載のパルス幅変調回路。 - （３）負荷素子はドレイン及びゲートが高電位点に接続
されたＮチャネル型ＭＯＳトランジスタであることを特
徴とする特許請求の範囲第２項記載のパルス幅変調回路
。 - （４）高電位点と出力端との間に接続される高電位供給
トランジスタと、 設定ト ランジスタ及び第１分周トランジスタを直列接続してな
り、その一端が上記出力端に接続されるＮ個の直列体と
、これらＮ個の直列体の他端に対して順次ｋ番目（１≦
ｋ≦ｎ−１の整数）とｋ＋１番目の他端間に接続される
第２分周トランジスタと、上記１番目の直列体の他端と
低電位点との間に接続される低電位供給トランジスタと
、上記出力端からの信号を受けてパルス幅変調信号を出
力する双安定回路とを設け、上記高電位供給素子には基
準パルス信号と、上記低電位供給素子には、この高電位
供給素子と交互に導通を繰り返す様な上記基準パルス信
号に同期した信号を印加し、上記ｋ番目の直列体の第１
分周トランジスタには基準パルス信号を分周して得る２
＾ｋ分周の第１分周信号を印加するとともに、上記ｋ番
目とｋ＋１番目との他端間に接続される第２分周トラン
ジスタには上記ｋ番目の直列体の第１分周トランジスタ
と交互に導通を繰り返す様な上記２＾ｋ分周の第２分周
信号を印加することを特徴とするパルス幅変調回路。 - （５）双安定回路はＤフリップフロップであることを特
徴とする特許請求の範囲第４項記載のパルス幅変調回路
。 - （６）高電位供給トランジスタはＰチャネル型ＭＯＳト
ランジスタ、低電位供給トランジスタは、Ｎチャネル型
ＭＯＳトランジスタであることを特徴とする特許請求の
範囲第４項または第５項記載のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139631A JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139631A JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62124A true JPS62124A (ja) | 1987-01-06 |
| JPH0466136B2 JPH0466136B2 (ja) | 1992-10-22 |
Family
ID=15249775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139631A Granted JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127916A (ja) * | 1984-07-18 | 1986-02-07 | Yoshinori Nakagawa | 歯磨剤 |
| JPS63297311A (ja) * | 1987-05-29 | 1988-12-05 | Seiji Ijiri | 化粧料及び化粧料の防腐，防黴処理方法 |
| US10538166B2 (en) | 2016-03-29 | 2020-01-21 | Kubota Corporation | Portable charger device, contactless charger system for electric work vehicle and electric grass mower machine |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49126248A (ja) * | 1972-11-08 | 1974-12-03 | ||
| JPS5471973A (en) * | 1977-11-18 | 1979-06-08 | Nec Corp | Logical operation circuit |
| JPS58151125A (ja) * | 1982-03-03 | 1983-09-08 | Toshiba Corp | レ−トマルチプライヤ回路 |
-
1985
- 1985-06-26 JP JP60139631A patent/JPS62124A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49126248A (ja) * | 1972-11-08 | 1974-12-03 | ||
| JPS5471973A (en) * | 1977-11-18 | 1979-06-08 | Nec Corp | Logical operation circuit |
| JPS58151125A (ja) * | 1982-03-03 | 1983-09-08 | Toshiba Corp | レ−トマルチプライヤ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127916A (ja) * | 1984-07-18 | 1986-02-07 | Yoshinori Nakagawa | 歯磨剤 |
| JPS63297311A (ja) * | 1987-05-29 | 1988-12-05 | Seiji Ijiri | 化粧料及び化粧料の防腐，防黴処理方法 |
| US10538166B2 (en) | 2016-03-29 | 2020-01-21 | Kubota Corporation | Portable charger device, contactless charger system for electric work vehicle and electric grass mower machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466136B2 (ja) | 1992-10-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |