JPS5815263A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5815263A JPS5815263A JP56113961A JP11396181A JPS5815263A JP S5815263 A JPS5815263 A JP S5815263A JP 56113961 A JP56113961 A JP 56113961A JP 11396181 A JP11396181 A JP 11396181A JP S5815263 A JPS5815263 A JP S5815263A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- plate
- terminal
- static electricity
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に関するものであり、特にパッケ
ージのリード端子に、静電気が印加された時に、パッケ
ージ内部に組込れた回路素子チップが該静電気の影響で
破損することを防いだ、リード端子の構造に関するもの
である。
ージのリード端子に、静電気が印加された時に、パッケ
ージ内部に組込れた回路素子チップが該静電気の影響で
破損することを防いだ、リード端子の構造に関するもの
である。
ＩＣ、ＬＳ Ｉなどの回路素子チップ（以下単にチップ
と略称する）、特にＭＯＳ型チップなとは、チップ内に
電位差が生じた場合、その電位差によりチップの機能が
損傷破壊されることがある。
と略称する）、特にＭＯＳ型チップなとは、チップ内に
電位差が生じた場合、その電位差によりチップの機能が
損傷破壊されることがある。
チップを損傷破壊に至らしめる電位差の多くは、保管、
運搬、或は取扱時に生じる静電気によるものであシ、そ
の静電気がリード端子を通じてチップ内に電位差を生じ
せしめることに起因するチップの機能の破壊が多い０ 静電気からチップを保護する対策として、従来韮り種々
の方策が講じられており、例えば、導電性スポンジにリ
ード端子を差し込んで保管運搬する方法、導電材料（金
属など）で構成された専用運搬具、或はリード端子ガー
ドルを用いるなど、特別に工夫された治具、装置により
、チツフ一端Ｆ−間即ちチップ内に電位差の発生を防ぐ
方法が採用されている。
運搬、或は取扱時に生じる静電気によるものであシ、そ
の静電気がリード端子を通じてチップ内に電位差を生じ
せしめることに起因するチップの機能の破壊が多い０ 静電気からチップを保護する対策として、従来韮り種々
の方策が講じられており、例えば、導電性スポンジにリ
ード端子を差し込んで保管運搬する方法、導電材料（金
属など）で構成された専用運搬具、或はリード端子ガー
ドルを用いるなど、特別に工夫された治具、装置により
、チツフ一端Ｆ−間即ちチップ内に電位差の発生を防ぐ
方法が採用されている。
本発明は上記の従来例と同様に、静電気の影響で、チッ
プ内に電位差を生じることによる破損を防ぐ目的である
が、上記従来例と異なり、特別の治具、装置を必要とし
ないリード端子構造をイｉする半導体装置を提供するも
のである。
プ内に電位差を生じることによる破損を防ぐ目的である
が、上記従来例と異なり、特別の治具、装置を必要とし
ないリード端子構造をイｉする半導体装置を提供するも
のである。
以下、まず、従来の半導体装置のパッケージの構成につ
いて説明する。
いて説明する。
なお以丁の説明は、樹脂封止型パッケージを例にあげて
行なう。、第１図は、従来の憤ｊ脂封正型パッケージ用
リードフレームの一般的な形状を示したものである。ダ
ブ１に半導体チップを接着し、リード２にリードワイヤ
で所定の配線を行なった後、樹脂封止３を施こす０樹脂
封止後、第２図に示す如く、斜線部で示すリード端子４
のみを残してリードフレーム外枠ら、保持板６を切除し
た後、リード端子４を折曲げて第３図の如き完成品とす
る。
行なう。、第１図は、従来の憤ｊ脂封正型パッケージ用
リードフレームの一般的な形状を示したものである。ダ
ブ１に半導体チップを接着し、リード２にリードワイヤ
で所定の配線を行なった後、樹脂封止３を施こす０樹脂
封止後、第２図に示す如く、斜線部で示すリード端子４
のみを残してリードフレーム外枠ら、保持板６を切除し
た後、リード端子４を折曲げて第３図の如き完成品とす
る。
以上が従来の一般的な半導体装置のパッケージの製法及
び構造である。
び構造である。
しかし、このような従来の半導体装置は、先に述べたよ
うに静電気によって破壊されるのを防止するために特別
に工夫された冶具、装置を必要とした。
うに静電気によって破壊されるのを防止するために特別
に工夫された冶具、装置を必要とした。
本発明は、特別の治具、装置を必要とせず静電気による
破壊を防止できる半導体装置を提供するものであり、以
下本発明の詳細な説明する。
破壊を防止できる半導体装置を提供するものであり、以
下本発明の詳細な説明する。
（実施例１）
本実施例の半導体装置におけるリードフレームの構造は
第４図に示す如く、リード端子４の先端部には、短絡板
７ｆ：有し短絡板７の一端に４士短絡リード８を有した
構造である。リード端子４と短絡板７の結合部９は、第
４図、第６図に示す如く（第６図は第４図の破線内部Ａ
の拡大図）、ＩＪ−ド端子４の先端は楔状或は錐先状な
どの形状で、短絡板７とは局部的な微細結合構造となっ
ている５、したがって、短絡板７に数回の曲折力を加え
７Ｉは簡便容易に結合部９が折損し、短絡板７とリード
端子８が分離出来る構造となっている。
第４図に示す如く、リード端子４の先端部には、短絡板
７ｆ：有し短絡板７の一端に４士短絡リード８を有した
構造である。リード端子４と短絡板７の結合部９は、第
４図、第６図に示す如く（第６図は第４図の破線内部Ａ
の拡大図）、ＩＪ−ド端子４の先端は楔状或は錐先状な
どの形状で、短絡板７とは局部的な微細結合構造となっ
ている５、したがって、短絡板７に数回の曲折力を加え
７Ｉは簡便容易に結合部９が折損し、短絡板７とリード
端子８が分離出来る構造となっている。
−Ｊ二記構造を有ｔ〜だリードフレームに、通常のＪｊ
法で回路素子チップを組立て、樹脂封止３を施こした後
、第４図に示す斜線部、即ちリードフレームの外枠６及
び保持板６部を切断除去すると、樹脂封止３部１１＋ｔ
１面のリード端子４，４′は、隣接するリード端子間か
、短絡板７で相互に接続さノ１だ形状のリード端子とな
る。
法で回路素子チップを組立て、樹脂封止３を施こした後
、第４図に示す斜線部、即ちリードフレームの外枠６及
び保持板６部を切断除去すると、樹脂封止３部１１＋ｔ
１面のリード端子４，４′は、隣接するリード端子間か
、短絡板７で相互に接続さノ１だ形状のリード端子とな
る。
しかる後、リード端子４，４′を第６図の如く、所定の
角度（はぼ９０度）に折り曲げ、さらに短絡リード８，
８′を、短絡板７に対し該略泊角に折り曲げれば、短絡
リード８，８′自体の弾性により、短絡リード８，８′
の先端部９は堡に接触状態を保持することになり、すべ
てのリード端子が、電気的に等電位となり、いずれかの
リード端子に静電気が印加されてもリード端子間に大き
な電位差が生じることを防ぐことが出来る。
角度（はぼ９０度）に折り曲げ、さらに短絡リード８，
８′を、短絡板７に対し該略泊角に折り曲げれば、短絡
リード８，８′自体の弾性により、短絡リード８，８′
の先端部９は堡に接触状態を保持することになり、すべ
てのリード端子が、電気的に等電位となり、いずれかの
リード端子に静電気が印加されてもリード端子間に大き
な電位差が生じることを防ぐことが出来る。
上記の実施例では、パッケージの左右のリード端子間の
接続は、短絡リードの弾性を利用して接続する方式で説
明したが、さらに強固な接続状態を保持させる必要があ
る場合には、短絡リード８゜８′の先端部９の接触点を
、溶接、半田付け１等の六法で固着させればよい。
接続は、短絡リードの弾性を利用して接続する方式で説
明したが、さらに強固な接続状態を保持させる必要があ
る場合には、短絡リード８゜８′の先端部９の接触点を
、溶接、半田付け１等の六法で固着させればよい。
以上の如くのリード端子構造を有する半導体装置を用い
れば、使用直前までリード端子間がすべて接続されてい
るため、保管運搬中に、リード端子に静電気が印加され
ても、全リード端子が同電位となるため、回路素子チッ
プに電位差が生じて破損する事故が防止される。
れば、使用直前までリード端子間がすべて接続されてい
るため、保管運搬中に、リード端子に静電気が印加され
ても、全リード端子が同電位となるため、回路素子チッ
プに電位差が生じて破損する事故が防止される。
同半導体装置の使用法は、使用直前に、リード端子の先
端に設けた短絡板７，７′に、数回の曲折力を加えれば
、前述の如く、楔状或は錐先状の結合部９が容易に折断
し、リード端子は夫々独立したリード端子となるため、
使用時の取扱上の１月題はほとんどないと言える。
端に設けた短絡板７，７′に、数回の曲折力を加えれば
、前述の如く、楔状或は錐先状の結合部９が容易に折断
し、リード端子は夫々独立したリード端子となるため、
使用時の取扱上の１月題はほとんどないと言える。
（実施例２）
実施例１では、樹脂封止型ノ（ツケージのリードフレー
ムの形状で説明したが、セラミツクツ（ツケージでも、
基本的には同一構造で、同様の効果力；得られる。
ムの形状で説明したが、セラミツクツ（ツケージでも、
基本的には同一構造で、同様の効果力；得られる。
第７図は、半導体ペレット組立直後のセラミンクパッケ
ージの平面図であり、リード端子４１゜４１物先端は、
実施例１と同様に第６図の如く、楔状、或は錐先状を有
して局部的に短絡板７１゜７１′と接がって居り、短絡
板に数回の折り曲げ操作を加えると容易に短絡板７１．
７１’がＩＪ −）” ｍ子４１．４１’から折断分離
構造としである。
ージの平面図であり、リード端子４１゜４１物先端は、
実施例１と同様に第６図の如く、楔状、或は錐先状を有
して局部的に短絡板７１゜７１′と接がって居り、短絡
板に数回の折り曲げ操作を加えると容易に短絡板７１．
７１’がＩＪ −）” ｍ子４１．４１’から折断分離
構造としである。
第８図は第７図のリード端子４１．４１’を所定角度折
り曲げた後のノζツケージの正面図である。
り曲げた後のノζツケージの正面図である。
リード端子４１．４１’に接かった短絡板７１．７１’
に附属する短絡リード８１．８１’は、図の如く、リー
ド端子に対し概略直角に曲折すると、短絡リード８１．
８１’はパッケージの下部で、短絡リード自体が有して
いる弾性により、短絡リード８１゜８１′相互間が圧接
され、パッケージのリード端子はすべてが電気的に結合
されたことに在る。
に附属する短絡リード８１．８１’は、図の如く、リー
ド端子に対し概略直角に曲折すると、短絡リード８１．
８１’はパッケージの下部で、短絡リード自体が有して
いる弾性により、短絡リード８１゜８１′相互間が圧接
され、パッケージのリード端子はすべてが電気的に結合
されたことに在る。
なお短絡リード８１．８１’を実施例１と同様に溶接等
の方法で固着すれば、固着部が強固になる。
の方法で固着すれば、固着部が強固になる。
また半導体装置の使用法は実施例１と同様である。
以トの如く本発明の半導体装置を用いれば、リード端子
がすべて良電導体で接続されて居り、リード端子に静電
気が印加された場合にも、パッケージ内の半導体ペレッ
トに電位差が生じることを効果的に明止し、静電破壊か
ら半導体ペレットを保護することが容易に可能になる。
がすべて良電導体で接続されて居り、リード端子に静電
気が印加された場合にも、パッケージ内の半導体ペレッ
トに電位差が生じることを効果的に明止し、静電破壊か
ら半導体ペレットを保護することが容易に可能になる。
第１図と第２図は従来の半導体装置のリードフレームの
平面図、第３図は従来の樹脂封止型の半導体装置のパッ
ケージの斜視図、第４図は本発明の一実施例における半
導体装置のリードフレームの平面図、第５図は同リード
フレームの要部拡大斜視図、第６図は同リードフレーム
を用いた本発明の一実施例における半導体装置の正面図
、第７図は本発明の他の実施例における半導体装置の３
Ｖ−面図、第８図は同、半導体装置の正面図である。、
３．３１ ・・・・・・ノくツケージ本体、４．４’、
４１゜４１／・・・・・・リード端子、６・・・・・・
リードフレーム外枠、７ 、７’、 ７１ 、７１’・
・・・・・短絡板、８．８’。 ８１．８１’・・・・・・短絡リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＄２１１ １１３図 １１４図 １１５図 卒６図 第７図 第８図
平面図、第３図は従来の樹脂封止型の半導体装置のパッ
ケージの斜視図、第４図は本発明の一実施例における半
導体装置のリードフレームの平面図、第５図は同リード
フレームの要部拡大斜視図、第６図は同リードフレーム
を用いた本発明の一実施例における半導体装置の正面図
、第７図は本発明の他の実施例における半導体装置の３
Ｖ−面図、第８図は同、半導体装置の正面図である。、
３．３１ ・・・・・・ノくツケージ本体、４．４’、
４１゜４１／・・・・・・リード端子、６・・・・・・
リードフレーム外枠、７ 、７’、 ７１ 、７１’・
・・・・・短絡板、８．８’。 ８１．８１’・・・・・・短絡リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＄２１１ １１３図 １１４図 １１５図 卒６図 第７図 第８図
Claims (1)
- 先端部が細くなった電極リード端子と、前記電極リード
端子の先端部に局部結合し、前記電極リード端子を互い
に電気的に接続する短絡板とを備え、前記短絡板が前記
電極リード端子より切断除去できるようにしたリードフ
レームを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113961A JPS5815263A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113961A JPS5815263A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815263A true JPS5815263A (ja) | 1983-01-28 |
Family
ID=14625535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113961A Pending JPS5815263A (ja) | 1981-07-20 | 1981-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547795A (en) * | 1983-03-24 | 1985-10-15 | Bourns, Inc. | Leadless chip carrier with frangible shorting bars |
| JPS6418750U (ja) * | 1987-07-22 | 1989-01-30 |
-
1981
- 1981-07-20 JP JP56113961A patent/JPS5815263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547795A (en) * | 1983-03-24 | 1985-10-15 | Bourns, Inc. | Leadless chip carrier with frangible shorting bars |
| JPS6418750U (ja) * | 1987-07-22 | 1989-01-30 |
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