JPS6293705A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラマブルコントローラに関する。

〔従来の技術〕

第３図に示すように、プログラマブルコントローラ（以
下ＰＣという）１は、入力部２．制御演算部５．記憶部
６および出力部７を有する。入力部２は入力部３Ａおよ
び４Ｂを有する。ＰＣＩは、外部の信号、例えばスイッ
チ１０１からの開閉信号を入力部２を介して入力して、
入力された信号に応じて出力部７を介して外部機器等に
対して、所定のシーケンス制御を行う。

入力すべき信号の数が少ないときは、入力部８Ｂ及び９
Ａは不要であり、入力部２のみで足りる。入力信号の数
が多いときは、入力部２以外に入力部を増加する必要が
ある。ＰＣの構成上、予想される入力数の最大数に応じ
た入力点数を用意しておけば、全ての入力に対応できる
が、少ない１　　＋＋　　１７ｒ　　Ｑ＆ｌ　　　Ｊ−
ナー署、＼　　し　優　１↓　　　１で東ス５ｋ　すＰ
　ｒｒｓ　　−ｙｓ　　　　　　　Ｉｎには入力点数が
少ない単位を基本単位としておき、更に多数の入力を必
要とするときにのみ、例えば増設入力部９Ａを追加し、
これを外部でスイッチ　１０２およびＰＣＩに接続して
対応する。

入力部２は、一般に外部からのノイズとか、高い電圧を
絶縁することを主目的とする入力部３Ａと、この入力部
３Ａと制御演算部５との間で信号の受渡しができるよう
に信号を変換する入力部４Ｂを有する。

入力部を増設する方法として、制御演算部５と、入力部
４Ｂとの間を切離し、入力部公金てを、Ｐｃｔの外部に
出す方法もあるが、一般に制御演算部５と入力部との間
の信号線はノイズに弱いので、入力部４Ｂに相当する部
分は入力部８ＢとしてＰＣＩの内部に残し、入力部３Ａ
に相当する部分、すなわち入力部９Ａのみを分離して、
増設入力部として構成し、これを必要に応じてＰＣＩの
外部でスイッチ等に接続できるようにする。

第１図の場合は、入力部９Ａと入力部８Ｂとの間の線は
、入力信号の点数と同じ本数の信号線が必要である。外
部信号の数が多数必要なときは、信号線の本数が多いこ
とが問題になる。

第４図は、第３図に示すようＰｃｔから出る外部信号線
の数を、入力信号数に関係なく一定になるよう構成した
例を示す、ＰＣＩ内の入力部１１Ｂは、信号に電圧、電
流値の交換およびノイズフィルタなどの機能を有するの
みであって、信号は制御演算部５から直列に信号線の本
数を変えることなく入・出力させる。

入力部１２Ａはシフトレジスタを主要部分として構成し
、したがってスイッチＩＱ２．　１０３からの増設入力
部１２Ａへの入力信号は、並列信号として入力されるが
、Ｐｃｔには直列の信号として入力されるので、ＰＣＩ
から出る外部信号線は数本で足りる。

増設入力部１２Ａは、図示以上に増加することが可１莞
であり、増加しても、ＰＣＩにはすべて直列に信号が入
るので、Ｐｃｔに必要とされる信号線の本数は変らない
。

〔発明が解決しようとする問題点〕

第４図に示す例においては、外部信号線の本数は削減で
きるが、直列接続点が多くなるので、直列信号としてＰ
ｃｔに入力されるまでに生じた誤り、あるいは直列に接
続された線の断線、あるいは接触不良を知ることができ
ない、したがって。

信頼性を確保することができない。

〔問題点を解決するための手段〕

本発明は以上のような問題点を解消することを目的とし
、そのためにコントローラ本体と、増設入力部とを具え
、 前記増設入力部は、複数の外部信号および増設入力部の
有無、増設入力部の種類を示す信号を並列入力して、前
記コントローラ本体に直列に供給する手段を有する。

〔実施例〕

第１図は本発明にかかるＰＣの要部を示す、全体構成は
第４図と同様であるので一部図示省略する。

第１図に示すように入力部１２Ａは、シフトレジスタ１
２ａを有する。このシフトレジスタは、メモリーｄ　ｏ
　”’　ｄ　７を有する。１０〜ｉ５は増設入力部１２
Ａの入力用端子であって、そこには（例えばスイッチ　
１０２を介して）入力信号源が接続され、信号源がオン
ならばｌを意味する電圧レベルに、信号源がオフならば
Ｏを意味する電圧レベルになるようにするための回路１
３を経由して、この電圧レベルがメモリーｄ０〜ｄ５に
導かれる。

メモリーｄ７には１を意味するレベルの電圧源Ｐが導か
れる。メモリーｄ７の内容が１であるのは増設入力部１
２Ａが接続されていることを示すためである。メモリー
ｄ６には１またはＯを意味するレベルの電圧源Ｋが導か
れる。電圧源には増設入力部Ｌ２Ａの種類を示すための
ものであって、この場合ｄ、１ビットを増設入力部の種
類判別に使っているので、Ｏまたはｌにより２種類の判
別ができる。更に多種の判別が必要なときは、シフトレ
ジスタのビット数を増加する０種類判別ビットをｎ個に
すれば判別できる種類は２ｎ種類である。

ＣＴはシフトレジスタを制御するためのＰＣ１からの信
号の入力端子であって、Ｐｃｔの制御波３Ｉ部５からの
信号により、入力端子ＣＴがＯレベルの電圧になったと
き入力用端子ｉｏ〜ｉ、の信号電圧及びメモリーｄ６＋
ｄ７への電圧をメモリーｄ０〜ｄ７に記憶する。入力端
子ＣＴがルベルの電圧になれば、入力用端子１０〜ｉ、
及びメモリーｄ、、ｄ、への入力を切離し、すでに入力
されたデータをメモリーｄ。−ｄ７においてそのまま保
持する。ＣＬはＰＣＩからのシフトパルスを入力するた
めの端子であって、Ｐｃｔの制御演算部５から発せられ
る１つのパルス毎に、メモリーｄ、、ｄ、、ｄ２の順序
でそれぞれの内容を出力端子ｄを経由してＰｃｔの制御
部演算部５に送出する。

増設入力部１２Ａが接続されていないとき、Ｐｃｔが読
み込みを行うと、ｄが接続すべきＰｃｔにおける端子ｄ
′はＯレベルの電位に保たれているので、０としての入
力が制御演算部５に対して行われる。

ＰＣＩ内にあるメモリー６は、一時入力記憶領域６Ａ、
確定入力記憶領域６Ｂ及びその他の記憶領域６Ｃを有す
る。領域６Ａの内部は１バイト単位で、一連のアドレス
を有する。すなわち１バイト単位のアドレスはａ′であ
って、とットｂ’０〜ｂ′　７で構成されている。領域
６Ｂの内部も領域６Ａと同様な構成を有し、アドレスａ
′　に対応するものはアドレスａ”である、メモリー６
はさらに領域Ｒ１及びＮを有する。

前述の端子ｄ′を経由してＰｃｔに入力される増設入力
は、制御演算部５に入力されたあと、後述するような演
算後、メモリーｄ。−ｄ７の内容（データ）がアドレス
ａ′番地のビットｂ′。〜ｂ’　？に１対１の対応関係
で格納される。またアドレスａ”には、アドレスａ′の
内容と、新しく入力されるメモリーｄ０〜ｄ７の内容と
が後述する方法で演算されたあと、確定値として格納さ
れる。

第１図に示されている増設入力部１２Ａにさらに続けて
別の増設入力部を接続するときは、第１図に図示されて
いる増設入力部１２Ａと同一構成の増設入力部における
端子ｄが増設入力部１２Ａの端子ｄ′に、端子ＣＬが同
入力部１２Ａの端子ＣＬ’に、端子ＣＴが同入力部１２
Ａの端子ＣＴ’　に接続されるようにする。この新らし
く増設される入力部の入力値は、端子ＣＬに入力される
パルスの１回毎に１ビツトずつ最初に接続されている増
設入力部１２Ａのデータ（メモリーｄ０〜ｄ７の内容）
にｖｋ続してシフトされ最終的に制御演算部５に入力さ
れる。後続して制御演算部５に入ったデータは、後述す
る処理後、アドレスａ′＋１番地に。

これに対応する確定入力値はアドレスａ”＋１番地に格
納される。更に多数の増設入力部があるときの増設方法
およびデータの格納方法は以と述べてたところと同様で
ある。ただ処理されたデータの格納番地が、ａ’　＋２
．ａ”＋２．ａ’　＋３゜ａ”＋３のように１番地ずつ
進む。

制御演算部５における入力値の確定は、２回続けて入力
した入力値が同一か否かで判定する。Ａ体重には第２図
の方法による。すなわち、ステップＳ１において入力信
号ｄ、−ｄ、を入力し、ステップＳ２において前回入力
値と比較する。すなわち、記憶部６の一時入力記憶領域
にある、今回の入力値に対応する前回の入力値と、今回
入力値とが等しいか否かを比較する。ついでステ、プＳ
３において両者が同一かを判断する０等しければステッ
プＳ４において今回の入力値を、確定と判定して、確定
入力領域の対応する領域に書き込み（更新）、ステップ
Ｓ５にすすむ、ステップＳ３において両者が等しくなけ
れば、ステップＳ６において確定入力領域はそのままと
し、ステップＳ５にすすむ、ステップＳ５においては、
一時入力記憶領域の対応する部分を、今回の入力値で更
新する。更新された一時入力記憶領域は次の入力で前回
の入力として参照される。

以りの操作は、ｌビー７トずつ行なってもよいが、操作
時間を短縮するために多数ビットを同時に行うことが望
ましい０本実施例では８ビツトを同時に実行する。以下
これを説明する。

Ｄはｄ０〜ｄ、、Ｂ’はｂ′。〜ｂ’、、Ｂ”はｂ　”
。〜ｂ″７の各々８ビツトを含む１バイトのデータであ
る。

１バイト単位の論理演算は、そのバイトに含まれる対応
する各ビット間の演算を意味する０例えばＤとＢ′のア
ンド演算をＤΔＢ′　と表現すれば、 ＤΔＢ′　＝　ｄＯΔｂ’Ｏ、ｄ、△ｂ′！　　・ｄ２
Δｂ′２　　・　ｄ３Δｂ′３　　、　　ｄ４△ｂ’　
　４　　・ｄｓＡｂ’　　ｓ　　・　ｄ６Δｂ′＆　・
　ｄ７△ｂ’　　？となる。

第２図で説明した過程を８ビ一２ト同時に処理する場合
の経過は第１表の通りになる。第１表において演算前即
ち、Ｄが入力された場合の、Ｄ。

Ｂ’、Ｂ”の各ビットの状態の組合せはＮｏ１〜８の８
通りがある。

第２図により説明したところから、Ｎｏ３〜Ｎｏ６の場
合は、前回の値Ｂ　と今回の値りとが異なるので、Ｂ″
の値は変化させてはならない、Ｎｏ２はＤおよびＢ′　
ともＯｌつまりＯが２回続けて入力されているので、Ｂ
”の値はＯにかえる必要がある。Ｎｏ７ではｌが２回続
けて入力されているので、Ｂ　”はＯから１にかえる必
要がある。以」＝の目的を達成するために次の演算を行
う。

１）ＤＹＢ’　　　　　　　ｙは排他的論理和２）（Ｄ
ＹＢ’　）ΔＢ”　　結果は一時レジスタに記憶する。

３）ＤΔＢ′ ４）　（（Ｄ’ｇ’ｎ′）ΔＢ″）　へ（ＤＡＢ’　）
４）の結果は新しい確定値である。これが目的とするデ
ータであることは第１表の中間結果に全ての場合につき
示す通りである。

この説明では、Ｄ、Ｂ’、Ｂ”ともに８ビツトのａｆ＆
として説明したが、１）〜４）に示す演算にはビット数
の制限がない、従って、Ｄ、Ｂ’、Ｂ”が如何なるビッ
ト数の構成であっても、上記１）〜４）の演算ステップ
で完了する。このように１ビツト毎の確認に比較し、著
しく処理速度が速くなる。このうち、メモリーｂ″７お
よびｂ″Ｇの内容は増設入力部の有無および種類を示す
メモリーｄ６およびｄ７の内容に対応するので、メモリ
領域Ｒに次に述べる処理後に書き込む。

領域Ｒには、電源を入れた初回を除き前回の読み込みで
書き込まれたメモリｂ”　、　、　ｂ″、の内容に対応
するデータがあるので、これと一致するか否かを判定す
る。一致しなければメモリーｂ″７　　、ｂ”　ｂの内
容、即ちメモリーｃｉ７　、ｄ６の内容は増設入力部を
変更するか、接続回線に異常がないかぎり不変であるの
で、この場合は異常と判断してこれに対応する処理をす
る。

この場合、直ちに停止する場合もあるが、できるだけ運
転を継続する見地からは、異常が一時的なものであるか
否かを充分見極める必要があり、１回の読み込みで発生
した異常を１と計数してメモリ領域Ｎにｉａ算して記憶
する。この積算値が限界値を越えたときにはじめて停止
するようにする、限界値に達する前に正常に戻るときは
領域Ｎの内容をＯにする。

〔発明の効果〕

以」二のように、本発明によれば、増設入力部への外部
入力信号と、増設部の有無及び種類を示す信号とを同一
のシフトレジスタ列に並列入力し、コントローラ本体に
直列供給するようにしたので１回路構成を簡略化し、し
かも信頼性を向上させることができる。

また、入力された信号及び、実施例で詳述したデータ処
理後のデータを多数単位（例では８ビット屯位）で格納
し、かつ前回入力したデータとの比較処理を多数単位（
例では８ビット単位）で。

１ビ一２ト単位の場合とほぼ等しいステップで処理する
ので、データ確定の時間が短縮され、かつ正確なデータ
が得られる。増設入力部の状態を示すデータを、１つの
メモリー領域に集めて一括比較処理を行うことによって
速やかに異常検出が行なわれる。

また異常回数を積算してカウントすることにより、安定
度の高い運転が保障される。

【図面の簡単な説明】

第１図は本発明一実施例の要部を示す図、第２図は本発
明一実施例の動作を説明するフローチャート、 第３図および第４図は従来のプログラマブルコントロー
ラのブロック図である。 ■・・・プログラマブルコントローラ。 ２・・・入力部、 ５・・・制御演算部、 ６・・・記憶部、 ７・・・出力部。 第４図

Claims (1)

1. 【特許請求の範囲】 １）コントローラ本体と、増設入力部とを具え、前記増
   設入力部は、複数の外部信号および増設入力部の有無、
   増設入力部の種類を示す信号を並列入力して、前記コン
   トローラ本体に直列に供給する手段を有することを特徴
   とするプログラマブルコントローラ。 ２）前記コントローラ本体は、前記増設入力部からの増
   設入力部の有無および種類を示すデータに変化が生じた
   回数を計数し、積算する積算手段と、該積算手段の積算
   値が所定値を越えたときに異常と判断する手段とを有す
   ることを特徴とする特許請求の範囲第１項記載のプログ
   ラマブルコントローラ。