JPH0430217B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラに関
し、特に、入力ユニツトおよび出力ユニツトをコ
ントローラ本体と別体に構成する場合のコントロ
ーラ本体と入力ユニツトおよび出力ユニツト間の
入出力データ伝送方式に関する。

最近では、一般の機械プラント等の制御システ
ムにおいて、プログラマブル・コントローラを用
いた比較的大規模な集中制御システムがよく見ら
れる。このような集中制御システムにおいては、
多くの場合、例えばリミツトスイツチ、温度スイ
ツチ、近接スイツチ、光電スイツチ等の各種入力
機器やモータ、プランジヤ、電磁弁等の各種出力
機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器
の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各入出力機器
と中央制御装置を結ぶ配線スペースや配線コスト
が大きな問題となつており、この間の信号伝送を
適宜な多重伝送を応用して簡便化したいとの要望
が強い。

従来から各種の多重伝送シスステムが知られて
おり、これをプログラマブル・コントローラにお
ける入出力データの伝送に利用したものもある。
しかし、従来の多重伝送システムは、各端末に固
有のアドレスを割り当て、各端末にはそのアドレ
スを判断する回路を有し、このアドレス判別回路
を含む伝送制御手順が非常に複雑かつ高度であ
り、従つて高価な装置となつている。勿論、その
ような高度な回路方式とする意義はある訳である
が、プログラマブル・コントローラにおける入出
力データ伝送システムに不必要な機能が多く、そ
のため上述の要望に適切に応え得るものではなか
つた。

この発明は上述した従来の問題点に鑑みなされ
たものであり、その目的は、入力ユニツトおよび
出力ユニツトをそれぞれコントローラ本体と別体
に構成し、入力ユニツトおよび出力ユニツトを必
要数だけコントローラ本体の直列データ入力端子
と出力端子との間に１系統の直列データ線を介し
て閉ループをなすように全て直列に接続するだけ
で、入力ユニツトおよび出力ユニツト側にはアド
レス判別回路が不要で、しかも面倒な伝送制御手
順を介することなくコントローラ本体から出力ユ
ニツトへの出力データの伝送および入力ユニツト
からコントローラ本体への入力データの伝送を同
時に行なえるようにしたプログラマブル・コント
ローラの入出力データ伝送方式を提供することに
ある。

以下、この発明の実施例を図面に基づいて詳細
に説明する。

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの全体の概略構成を示す
ブロツク図である。このシステムは、コントロー
ラ本体１と32台の入出力ユニツトＵ１〜Ｕ３２と
に分割構成されている。入出力ユニツトと称する
のは入力ユニツトと出力ユニツトの総称である。
この図においてはＵ１とＵ３２が入力ユニツトと
して示され、Ｕ２とＵ３とが出力ユニツトとして
示されている。そして入力ユニツトと出力ユニツ
トの合計で32台まで接続できるようになつてい
る。複数台の入力ユニツトは全く同一構成で、以
下Ｕ１を代表して説明する。複数台の出力ユニツ
トは全く同一構成であり、以下Ｕ２を代表して説
明する。

入力ユニツトＵ１は、外部から８ビツトの入力
データIN１〜IN８が列に与えられる入力端子の
他に、直列データ伝送用の直列入力端子SIと直列
出力端子SOとを有している。また出力ユニツト
Ｕ２は８ビツトの出力データをOUT９〜OUT１
６を外部に並列に導出する出力端子と、直列デー
タ伝送用の直列入力端子SIと直列出力端子SOと
を有している。32台の入出力ユニツトＵ１〜Ｕ３
２は、互いの直列入力端子SIと直列出力端子SO
とを直列データ線２でもつて接続し合い、全体が
直列データ線２でもつて直列に接続されている。
また、その一端側の入力ユニツトＵ１の直列入力
端子SIがコントローラ本体１の直列出力端子
SOTに直列データ線２でもつて接続され、他端
側の入力ユニツトＵ３２の直列出力端子SOがコ
ントローラ本体１の直列入力端子SITに直列デー
タ２でもつて接続されている。各入出力ユニツト
Ｕ１〜Ｕ３２は個別アドレスが設定されている訳
ではなく、Ｕ１〜Ｕ３２という番号はコントロー
ラ本体１の出力端子SOT側から入力端子SIT側
に向かつて順番に付けた番号である。同様に、入
力ユニツトの８ビツトの入力端子および出力ユニ
ツトの８ビツトの出力端子に対しても、コントロ
ーラ本体１の出力端子SOTから入力端子SITに
向けて順番に１から256までの連続した番号を付
けている。

コントローラ本体１は全体の制御の中枢となる
CPU３（中央処理ユニツト）と、CPU３によつ
て実行されるシステムプログラムを格納したシス
テムプログラムメモリ４と、CPU３によつて各
種可変データの一時格納エリアとして使われるワ
ーキングメモリ５と、使用者が任意に設定したシ
ーケンス制御プログラムが格納されるユーザプロ
ゲラムメモリ６と、後述するように入力ユニツト
から取込まれる入力データと出力ユニツトに与え
るべき出力データが格納される入出力メモリ７
と、上記出力ユニツトに与えるべき出力データを
所定の順番で含んだ直列データを出力端子SOT
から送出する送信装置８と、この送信装置８と同
時に動作し、上記入力端子SITに印加される入力
ユニツトからの入力データを所定の順番で含んだ
直列データを受信する受信装置９を備えている。
送信装置８には、入力データの送信に先だつて入
出力メモリ７に格納された入出力データ（入力デ
ータおよび出力データを含む）が転送される送信
バツフアメモリ１０を有している。受信装置９
は、受信した入出力データを一時記憶するための
受信バツフアメモリ１１を有している。受信バツ
フアメモリ１１に格納された受信データの中から
後述するようにして入力ユニツトからの入力デー
タのみが選別抽出されて入出力メモリ７に書込ま
れる。

周知のように、この種のプログラマブル・コン
トローラにおけるユーザプログラムの実行動作
は、基本的にユーザプログラムメモリ６からユー
ザ命令を順次読出し、各ユーザ命令に従つて入出
力メモリ７に格納されている入出力データ間の論
理演算処理をし、かつその演算結果によつて入出
力メモリ７中の出力データを更新することであ
り、このユーザプログラムの１サイクル実行毎
に、入出力メモリ７中の最新の出力データを所定
の出力ユニツトに伝達する出力更新動作と、入力
ユニツトからの最新の入力データを入出力メモリ
７に書込む入力更新動作が行なわれる。これによ
り入力ユニツトに与えられる入力データと出力ユ
ニツトから出力する出力データとの関係におい
て、ユーザプログラムにて規定されたシーケンス
状態が作り出される訳である。

本発明に係るプログラマブル・コントローラ・
システムにおいては、CSU３によつてユーザプ
ログラムが一巡実行された時点で、入出力メモリ
７の入出力データを送信バツフアメモリ１０に全
て転送し、また受信バツフアメモリ１１のデータ
の中から入力データのみを抽出して入出力メモリ
７に書込む。この時点でCPU３はユーザプログ
ラムの実行を開始する。同時に送信装置８と受信
装置９が動作し、ユーザプログラムの実行動作と
並行して、送信バツフアメモリ１０中の出力デー
タを出力ユニツトに与えるとともに入力ユニツト
からの入力データを受信バツフアメモリ１１に取
込む。以上の動作を繰り返すものである。

また、本発明のシステムにおいては、入力ユニ
ツトと出力ユニツトの配列順序や数は制限がな
く、入力ユニツトと出力ユニツトの合計で32台ま
で接続可能となつている。そして、本システムに
電源をを投入したときのイニシヤル処理として、
コントローラ本体１は出力端子SOTと入力端子
SITの間に入力ユニツトと出力ユニツトがどのよ
うな順番で何台接続されているかを認識する処理
がなされる。その処理の内容については後述す
る。そして、そのユニツトの接続状態をワーキン
グメモリ５中に設定されたユニツトテーブルに記
録しておき、その後の実動作の際に、受信装置９
のバツフアメモリ１１に格納されたデータの中か
ら、どれが入力データであるかをユニツトテーブ
ルを参照することによつて区別するようになつて
いる。

第２図は入力ユニツトＵ１と出力ユニツトＵ２
の構成を示している。入力ユニツトＵ１は、１チ
ツプCPUからなる伝送回路１２を主体とし、ま
た外部からの８ビツトの入力データIN１〜IN８
を受ける入力インターフエイス１３を有してい
る。伝送回路１２中のRAM領域には、８ビツト
の直列バツフアレジスタSBRが設定されていて、
このレジスタSBRは上述した直列データ伝送時
に実質的に８ビツトシフトレジスタとして機能す
る。コントローラ本体１と各入出力ユニツトを結
ぶ閉ループで行なわれる上記直列データ伝送は、
８ビツト単位でいわゆる調歩同期方式にて行なわ
れる。伝送回路１２は入力端子SIに印加されるス
タートビツトを検出して内部クロツクCKを発生
させ、その後順次供給される８ビツトの直列デー
タを受信して、直列バツフアレジスタSBRの一
端側から順次シフト入力する受信手段と、この受
信手段の動作と同時に上記直列バツフアレジスタ
SBRの他端側から順次シフト出力される直列デ
ータを出力端子SOから送出する送信手段を有し
ている。また伝送回路１２は、上記直列データ伝
送の１サイクル毎に、すなわち36ユニツト分の伝
送が終了する毎に、上記直列バツフアレジスタ
SBRに入力インターフエイス１３を介して入力
されるＮビツトの入力データIN１〜IN８を並列
に格納する入力データ読込手段を有している。更
に上述したユニツトテーブルを作成するために、
入力ユニツトＵ１は、電源投入時のイニシヤル処
理として上記直列バツフアレジスタSBRに所定
の入力ユニツト識別符号を格納するイニシヤル設
定手段を有している。

出力ユニツトＵ２は入力ユニツトＵ１と同様な
１チツプCPUで構成される伝送回路１４を主体
とし、８ビツトの出力データOUT９〜OUT１６
を外部に並列に出力するための出力インターフエ
イス１５を有している。伝送回路１４は、出力デ
ータ伝送用の８ビツトシフトレジスタとして実質
的に機能する直列バツフアレジスタSBRを有し
ている。伝送回路１４は、入力端子SIに印加され
るスタートビツトを検出して内部クロツクCKを
発生させ、その後順次印加される直列データを受
信して、上記直列バツフアレジスタSBRの一端
側から順次シフト入力する受信手段と、この受信
手段の動作と同時に上記直列バツフアレジスタ
SBRの他端側から順次シフト出力される直列デ
ータを出力端子SOから送出する送信手段を有し
ている。また伝送回路１４は、上記直列データ伝
送の１サイクル毎に直列バツフアレジスタSBR
に上記シフト入力によつて格納された８ビツトの
データを読出して出力インターフエイス１５に並
列に供給し、これらデータを出力データOUT９
〜OUT１６として外部に出力する出力データ読
出手段を有している。更に上記ユニツトテーブル
を作成するために、伝送回路１４は、電源投入時
のイニシヤル処理として上記直列バツフアレジス
タSBRに所定の出力ユニツト識別符号を格納す
るイニシヤル設定手段を有している。

以上の説明で明らかなように、コントローラ本
体１の送信装置８から32ユニツト分の256ビツト
の直列データを送信すると、それらデータは各入
出力ユニツトＵ１〜Ｕ３２における直列バツフア
レジスタSBRに送出順番と入出力データの各番
号とが逆に対応する形でストアされる。またその
とき同時に、伝送開始前に各入出力ユニツトＵ１
〜Ｕ３２における直列バツフアレジスタSBRに
格納されていた合計256ビツトのデータがコント
ローラ本体１の受信装置９に「256」→「１」と
いう入出力データの番号順に入力される。従つ
て、送信装置８からデータを送出すときに、出力
ユニツトに与えるべき出力データを所定の順番で
送出せば、そのデータが所要の出力ユニツト中の
直列バツフアレジスタSBRに格納され、その後
そのデータを出力インターフエイス１５を介して
外部に出力すれば目的が達成される。また伝送に
先立つて入力インターフエイス１３を介して入力
データを直列バツフアレジスタSBRに読込んん
でおけば、その入力データが受信装置９に取込ま
れる。更に、上述した電源投入時のイニシヤル処
理として、入力ユニツトおよび出力ユニツトの直
列バツフアレジスタSBRにそれぞれ入力ユニツ
ト識別符号および出力ユニツト識別符号が格納さ
れているので、最初の直列データ伝送時には、こ
れら識別符号が受信装置９に供給されることにな
り、コントローラ本体１のCPU３はその識別符
号から出力端子SOTと入力端子SIの間にどのよ
うな順番で入力ユニツトと出力ユニツトが直列接
続されているかが判り、これを基に各ユニツトが
入力ユニツトか出力ユニツトかを示すユニツトテ
ーブルを作成するものである。

第３図はコントローラ本体１のCPU３の動作
の概略を示すフローチヤートであり、第４図は送
信装置８と受信装置９の動作の概略を示すフロー
チヤートであり、第５図は入力ユニツトと出力ユ
ニツトの動作の概略を示すフローチヤートであ
る。以下、これらフローチヤートを開連付けて上
記システムの全体の動作を説明する。

本システムに電源を投入すると、イニシヤル処
理の一部として上述したユニツトテーブルの作成
がなされる訳であるが、その動作は後述するとし
て、CPU３によつてワーキングメモリ５中に既
にユニツトテーブルが作成されているものとして
まず説明する。説明の初期状態としては、送信バ
ツフアメモリ１０に各出力ユニツトに供給する出
力データが所定の順番で格納されている。その状
態においてCPU３はステツプ３０２を実行し、
送信装置８および受信装置９に対してデータ伝送
開始指令を発し、その後CPU３はステツプ３０
３に進み、ユーザプログラムの実行ルーチンに入
る。一方、送信装置８はステツプ４０２でもつて
CPU３からの伝送開始指令を受け、ステツプ４
０３に進んでデータ送信ルーチン実行し、送信バ
ツフアメモリ１０のデータを順番に出力端子
SOTに送出す。また同時に受信装置９ではCPU
３からの伝送開始指令がステツプ４１０にて検出
され、ステツプ４１１のデータ受信ルーチンに進
み、入力端子SITに順次印加される受信データを
受信バツフアメモリ１１に格納する。送信装置８
によるステツプ４０３のデータ送信ルーチンは32
ユニツト分のデータについて行なう。また受信装
置９のデータ受信ルーチン中で受信データ中にデ
ータ伝送エラーが検出されればエラーフラグをセ
ツトし、送信装置８およびCPU３にこれを通知
する。

一方、入力ユニツトおよび出力ユニツトは送信
装置８が送信動作を開始したことにより同時に動
作する。入出力ユニツトはステツプ５０２を実行
し、入力端子SIにスタートビツトが印加されるの
を待つている。スタートビツトが検出されると、
ステツプ５０３に進み、その後供給される８ビツ
トの直列データを直列バツフアレジスタSBRを
使つて順次データをシフトしていく入出力動作を
行なう。次のステツプ５０４で32ユニツト分のデ
ータ伝送が終了したかどうかを判定し、32ユニツ
ト分に達するまではステツプ５０２に戻り、次の
８ビツトの伝送に先立つスタートビツトを待つこ
とになる。そして32ユニツト分のデータ伝送が終
了すると、入力ユニツトではステツプ５０５にて
入力インターフエイス１３を介して入力される８
ビツトの入力データを直列データSBRに並列に
プリセツトし、そして最初のステツプ５０２に戻
る。同様に出力ユニツトではステツプ５０２に戻
る。同様に出力ユニツトではステツプ５０５にて
データ伝送終了時点で直列バツフアレジスタ
SBRに残つていた８ビツトの出力データを、出
力インターフエイス１５を介して外部に出力し、
そして最初のステツプ５０２に戻る。

送信装置８では、ステツプ４０３にて32ユニツ
ト分のデータ伝送を終了すると、ステツプ４０４
でデータ伝送が正常に行われた否かを判定し、正
常であればステツプ４０５で伝送エラーがあつた
かどうかを定し、なければステツプ４０６で
CPU３とハンドシエイクできるを持つ。また受
信装置９ではステツプ４１１にて32ユニツト分の
データ受信が終了すると、ステツプ４１２に進
み、CPU３にデータ伝送終了を通知し、次にス
テツプ４１３でCPU３とハンドシエイクできる
のを待つ。

CPU３は、ステツプ３０３においてユーザプ
ログラムを一巡実行した後は、ステツプ３０４で
受信装置９からデータ伝送の終了通知があるまで
待機する。受信装置９からデータ伝送の終了通知
があると、ステツプ３０５に進み、送信装置８か
らループ断線の通知があるかどうかを判定し、な
ければステツプ３０６で受信装置９から伝送エラ
ーの通知があるかどうかを判断し、なければステ
ツプ３０７に進む。ステツプ３０７では送信装置
８とハンドシエイクして入出力データの転送を可
能にする。これにより送信装置８ではステツプ４
０６にてYESと判定され、ステツプ４０７に進
む。一方CPU３はステツプ３０８に進み、入出
力メモリ７の入出力データ（出力データだけで良
いが、全体であつても良い）を送信装置８側に順
番に受け渡す。送信装置８ではステツプ４０７で
CPU３からの入出力データを受け取つて送信バ
ツフアメモリ１０に格納する。送信装置８はその
後、ステツプ４０２に戻り、CPU３から伝送開
始指令が発せられるのを待つ。次にCPU３はス
テツプ３０９に進み、受信装置９とハンドシエイ
クをしてデータ伝送の可能な状態とする。これに
より受信装置９においてはステツプ４１３にて
YESと判断され、ステツプ４１４に進む。この
ステツプ４１４では受信バツフアメモリ１１に格
納した受信データを順番にCPU３に受け渡す。
CPUはステツプ３１０を実行し、受信装置９か
らのデータを受け取り、そのデータの中から入力
データのみを選別して入出力メモリ７の所定エリ
アに格納する。受信装置９はステツプ４１４を実
行後、最初のステツプ４１０に戻り、CPU３か
らの伝送開始指令を待つ。

CPU３は、上記ステツプ３１０において受信
装置９から伝送されて来たデータから入力データ
を選別するが、そのときに上述したユニツトテー
ブルが参照される。このステツプ３１０の詳細を
第３図Ｃに示している。つまり、ステツプ３１７
で各入出力ユニツトに個別に対応するユニツトア
ドレスを指定するためのユニツトアドレスレジス
タUARをクリアにし、次のステツプ３１８で受
信装置９から最初の８ビツトのデータを取込む。
次のステツプ３１９でユニツトアドレスレジスタ
UARで示されるユニツトテーブルのユニツトに
識別符号を読取り、ステツプ３２０でその識別符
号が入力ユニツト識別符号か否かを判断する。入
力ユニツトでなければ、ステツプ３２３でユニツ
トアドレスレジスタUARを１だけ歩進し、ステ
ツプ３１８のデータ取込ルーチンに戻る。そして
ステツプ３１９，３２０と実行し、入力ユニツト
識別符号が検出された場合、ステツプ３２１に進
み、取込んだ８ビツトの入力データを入出力メモ
リ７の所定エリアに格納する。その後ステツプ３
２２で32ユニツト分が終了したかどうかを判断
し、終了するまではステツプ３２３を経由して以
上の処理を繰り返し、32ユニツト分が終了すれ
ば、この入力取込みは終了する。

CPU３は以上説明したステツプ３１０の処理
を終了すると、再びステツプ３０２に戻り、送信
装置８と受信装置９にデータ伝送開始指令を発す
る。これにより上述した動作が繰り返される訳で
ある。

次にイニシヤル処理の一部としてのユニツトテ
ーブルに作成処理について説明する。入力ユニツ
トおよび出力ユニツトは最初のステツプ５０１の
イニシヤル処理として、それぞれ入力ユニツト識
別符号あるいは出力ユニツト識別符号を直列バツ
フアレジスタSBRにプリセツトしている。また
送信装置８におけるイニシヤル処理４０１の一部
として送信バツフアメモリ１０がクリアされてい
る。CPU３はイニシヤル処理３１０の一部とし
てユニツトテーブルを作成する。そのユニツトテ
ーブル作成ルーチンを第３図Ｂに示している。ま
ず、ステツプ３１１で送信装置８８と受信装置９
にデータ伝送開始指令を発し、次のステツプ３１
２で受信装置９からデータ伝送の終了通知が来る
のを待つ。これを受けて送信装置８と受信装置９
によつて上述した直列データ伝送が行なわれ、そ
の結果受信装置９の受信バツフアメモリ１１に入
出力ユニツトの直列バツフアレジスタSBRにプ
リセツトされていたユニツト識別符号が全て取込
まれる。データ伝送が終了すると、CPU３はス
テツプ３１３でまず受信装置９とハンドシエイク
し、ステツプ３１４で受信装置９から受信した上
記ユニツト識別符号を受け取り、それをワーキン
グメモリ５中のユニツトテーブルに順次ストアす
る。次にステツプ３１５で送信装置９とハンドシ
エイクし、ステツプ３１６で送信装置８に全て
“０”のデータを受け渡す。これでユニツトテー
ブル作成ルーチンを終了する。

以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラの入出力データ伝送
方式によれば、コントローラ本体に対して限度数
内の必要数の入力ユニツトおよび出力ユニツトを
１系列の直列データ線でもつて全て閉ループをな
すように直列接続するだけで、入出力ユニツト側
にはアドレス設定の必要もなく、また入出力ユニ
ツト側にてアドレスを判別するような制御回路も
必要なく、１系統の直列データ線でもつてコント
ローラ本体から各出力ユニツトへの出力データ伝
送と、各入力ユニツトからコントローラ本体への
入力ユニツト伝送が同時に行なえる。すなわち、
各入出力ユニツトの伝送制御部分の構成は極めて
簡単となり、これを安価に製作することができ
る。また、入出力ユニツトを増設する場合も単に
それらを伝送ループ内に直列に追加していくだけ
で良く、その伝送ループ内の入力ユニツトおよび
出力ユニツトの配置順番についてもコントローラ
本体が自動的に認識してこれを行なうのでユーザ
側にて入出力ユニツトの追加削減に関して面倒な
措置をする必要が全くない。勿論、上記伝送ルー
プは１系統の伝送線で良い訳で、その伝送線の付
設が非常に簡単でかつ安価となるのは言うまでも
ない。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの概略構成を示すブロツ
ク図、第２図は入力ユニツトと出力ユニツトの構
を示すブロツク図、第３図はコントローラ本体の
CPUの動作を示すフローチヤート、第４図はコ
ントローラ本体の送信装置と受信装置の動作を示
すフローチヤート、第５図は入力ユニツトと出力
ユニツトの動作を示すフローチヤートである。 １……コントローラ本体、Ｕ１〜Ｕ３２……入
力ユニツトまたは出力ユニツト、２……直列デー
タ線、SOT……出力端子、SIT……入力端子、
SI……入力端子、SO……出力端子、SBR……直
列バツフアレジスタ、IN１〜IN８……入力デー
タ、OUT９〜OUT１６……出力データ。

Claims (1)

1. 【特許請求の範囲】 １ 外部から入力データがＮビツト並列に与えら
   れる入力ユニツトと、Ｎビツトの出力データを外
   部に並列に導出する出力ユニツトとがそれぞれコ
   ントローラ本体と別体に構成され、複数台の入力
   ユニツトおよび出力ユニツトがコントローラ本体
   の直列データ出力端子と直列データ入力端子との
   間に直列データ線を介して閉ループをなすように
   全て直列に接続され； 上記入力ユニツト、出力ユニツトの各々は、Ｎ
   ビツトの直列バツフアレジスタと、上記直列デー
   タ線を介して入力端子に印加される直列データを
   受信して、上記直列バツフアレジスタの一端側か
   ら順次シフト入力する受信手段と、この受信手段
   の動作と同時に上記直列バツフアレジスタの他端
   側から順次シフト出力される直列データを出力端
   子から上記直列データ線に出力する送信手段を有
   し； 上記入力ユニツトは、上記直列データ伝送の１
   サイクル毎に上記直列バツフアレジスタに上記Ｎ
   ビツトの入力データを並列に格納する入力データ
   読込手段と、イニシヤル処理として上記直列バツ
   フアレジスタに所定の入力ユニツト識別符号を格
   納するイニシヤル設定手段を有し； 上記出力ユニツトは、上記直列データ伝送の１
   サイクル毎に上記直列バツフアレジスタに上記シ
   フト入力によつて格納されたＮビツトのデータを
   読出して上記出力データとして並列に出力する出
   力データ読出手段と、イニシヤル処理として上記
   直列バツフアレジスタに所定の出力ユニツト識別
   符号を格納するイニシヤル設定手段を有し； 上記コントローラ本体は、上記出力ユニツトに
   与えるべき出力データを所定の順番で含んだ直列
   データを上記出力端子から送出する送信手段と、
   この送信手段の動作と同時に上記入力端子に印加
   される上記入力ユニツトからの入力データを所定
   の順番で含んだ直列データを受信して一時記憶す
   る受信手段と、イニシヤル処理として最初の上記
   直列データ伝送により上記受信手段に受信される
   上記入力ユニツトと出力ユニツトの識別符号に基
   づいてユニツトテーブルを作成するイニシヤル設
   定手段と、上記直列データ伝送の１サイクル毎に
   上記受信手段にて一時記憶された受信データの中
   から上記ユニツトテーブルを参照して入力データ
   を選別抽出する入力データ選別手段を有すること
   を特徴とするプログラマブル・コントローラの入
   出力データ伝送方式。