JPS58155457A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS58155457A JPS58155457A JP57037364A JP3736482A JPS58155457A JP S58155457 A JPS58155457 A JP S58155457A JP 57037364 A JP57037364 A JP 57037364A JP 3736482 A JP3736482 A JP 3736482A JP S58155457 A JPS58155457 A JP S58155457A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- signal
- word
- output
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は命令を解読してその結果に応じて情報を処理す
る情報処理装置に関する。情報処理装置を制御する命令
のビット数は一般に固定されている。例えばｌ命令当り
４ビツトでコード化されていれば、１６種類の命令をメ
モリにセットすることができる。しかしながら、複雑な
処理を実行させるためには命令の種類を増さなければな
らない。
る情報処理装置に関する。情報処理装置を制御する命令
のビット数は一般に固定されている。例えばｌ命令当り
４ビツトでコード化されていれば、１６種類の命令をメ
モリにセットすることができる。しかしながら、複雑な
処理を実行させるためには命令の種類を増さなければな
らない。
従って、４ビ、トコードを複数個使用して一つの命令と
することが行なわれ文いる。例えば２ｍ命令や３語命令
等がそれである。この結果、限られたビット数で命令の
種類を増すことは可能となったが、反面命令実行時間が
長くなるという欠点が生じた。何故ならば例えば２語命
令を実行するには少くとも２回メモリをアクセスしなけ
ればならないため、最低２マシンサイクルの時間を要し
、それだけ処理時間が長くなるからである。しかし従来
では処理時間よりも処理能力を向上させることニ努カを
はらっていたため、処理時間の増加はやむを得ないこと
であった。
することが行なわれ文いる。例えば２ｍ命令や３語命令
等がそれである。この結果、限られたビット数で命令の
種類を増すことは可能となったが、反面命令実行時間が
長くなるという欠点が生じた。何故ならば例えば２語命
令を実行するには少くとも２回メモリをアクセスしなけ
ればならないため、最低２マシンサイクルの時間を要し
、それだけ処理時間が長くなるからである。しかし従来
では処理時間よりも処理能力を向上させることニ努カを
はらっていたため、処理時間の増加はやむを得ないこと
であった。
又、１つの処理を実行させるための命令としては単に１
種類だけしか用意されていなかった。これはメ七り容量
の有効利用という観点からすれば当絶の設計事項といえ
る。
種類だけしか用意されていなかった。これはメ七り容量
の有効利用という観点からすれば当絶の設計事項といえ
る。
一方、かかる情報処理装置の実際の処理を詳しく分析し
てみると、１命令の中に含まれる全ての情報を用いなく
ともその一部を用いれば実行できるようなものもある。
てみると、１命令の中に含まれる全ての情報を用いなく
ともその一部を用いれば実行できるようなものもある。
即ち、あえて２語命令を用いなくとも１語命令で実行で
きる処理もある。例えば出力命令がそれである。この命
令はボート（出力部）からデータを出力する処理を制御
する命令であるが、ボートを制御して出力動作を実行さ
せるための第１命令部とボートを選択するためのアドレ
ス情報をもたらす第２命令部とからの２−命令としてメ
モリにヤットされている場合がある。
きる処理もある。例えば出力命令がそれである。この命
令はボート（出力部）からデータを出力する処理を制御
する命令であるが、ボートを制御して出力動作を実行さ
せるための第１命令部とボートを選択するためのアドレ
ス情報をもたらす第２命令部とからの２−命令としてメ
モリにヤットされている場合がある。
かかる命令はボートの選択機能をもっているため処理に
応じて、複数の周辺機器を任意に制御でき有効な命令で
はあるが、データを出力すべきボートが予め特定されて
いる場合にはボートの選択を行なう必要がなく、ボート
の出力制御だけで十分である。すなわち１マシンサイク
ルあれば十分である。しかし、命令そのものが２語命令
であるため、当然２マシンサイクルが費されなければな
らなかった。これは２語命令を読み出さない限りは、出
力処理が実行できないようにハードウェアが設計されて
いるためであった。
応じて、複数の周辺機器を任意に制御でき有効な命令で
はあるが、データを出力すべきボートが予め特定されて
いる場合にはボートの選択を行なう必要がなく、ボート
の出力制御だけで十分である。すなわち１マシンサイク
ルあれば十分である。しかし、命令そのものが２語命令
であるため、当然２マシンサイクルが費されなければな
らなかった。これは２語命令を読み出さない限りは、出
力処理が実行できないようにハードウェアが設計されて
いるためであった。
具体的には通常動作時に於いてはボートを選択してそこ
からデータを出力する２語命令を必要とするマイクロコ
ンピュータにおいてその動作テスを出力するボートは予
め決っているが、２語命令であるが故に命令の読み出し
に時間ががかり、結果としてテスト時間が長くなり、か
つテストをするための装置のハードウェア、例えばテス
トパターンを記憶するメモリの容量等なより多（必要と
する事になり効率が悪く不利である。
からデータを出力する２語命令を必要とするマイクロコ
ンピュータにおいてその動作テスを出力するボートは予
め決っているが、２語命令であるが故に命令の読み出し
に時間ががかり、結果としてテスト時間が長くなり、か
つテストをするための装置のハードウェア、例えばテス
トパターンを記憶するメモリの容量等なより多（必要と
する事になり効率が悪く不利である。
本発明の目的は処理能力を低下させることなく処理時間
を短縮し、各棟の処理に最適の形で適用可能な情報処理
装置を提供することにある。
を短縮し、各棟の処理に最適の形で適用可能な情報処理
装置を提供することにある。
本発明の情報処理装置は互いに語長の異なる少なくとも
２種類の命令を解読して実質的に同様の処理を実行させ
るための制御信号を発生する制御回路を有することを特
徴とする。
２種類の命令を解読して実質的に同様の処理を実行させ
るための制御信号を発生する制御回路を有することを特
徴とする。
本発明によれば例えば２語命令と１＠命令との少なくと
も２つの命令に対して同様の処理を実行させるようｔｘ
制御信号を発生することができるので、処理内容に応じ
ていづれか一方を選択してやることによって処理能力を
低下させることなく、最適の時間で処理することができ
る。
も２つの命令に対して同様の処理を実行させるようｔｘ
制御信号を発生することができるので、処理内容に応じ
ていづれか一方を選択してやることによって処理能力を
低下させることなく、最適の時間で処理することができ
る。
例えば、命令コード上に空きコードがあればそれを用い
てテスト時に使用する１語命令として割り当てて実用さ
せると、テスト時にテスト結果を出力するように決めら
れ℃いる特定のボートに対して・１語の出力命令として
使用することができ、１マシ／サイクルでテスト結果を
出力することができる。一方、２語命令からなる出力命
令に対しては、少なくとも２マシ／サイクル以上の要求
されるサイクルを用いてボート選択および出力制御を実
行することができ、処理能力を低下させることはない。
てテスト時に使用する１語命令として割り当てて実用さ
せると、テスト時にテスト結果を出力するように決めら
れ℃いる特定のボートに対して・１語の出力命令として
使用することができ、１マシ／サイクルでテスト結果を
出力することができる。一方、２語命令からなる出力命
令に対しては、少なくとも２マシ／サイクル以上の要求
されるサイクルを用いてボート選択および出力制御を実
行することができ、処理能力を低下させることはない。
尚、前記のように空きコードが無い場合には、そのシス
テムが有するある特定命令に対してこれをテスト時に使
用する１語の出力命令として切換えて用いるようＫすれ
ばよい。
テムが有するある特定命令に対してこれをテスト時に使
用する１語の出力命令として切換えて用いるようＫすれ
ばよい。
次に本発明の一実施例を図面を用いて説明する。
第１図に於いて、データバスｌは、出力ラッチ４とドラ
イバ５とからなり外部端子２に接続されている出力ボー
ト３に結合され℃いる。詰合デコーダ部１５は、第１の
命令デコーダ８と第２の命令デコーダ９とを有し、夫々
のデーード信号１１゜１２、は出力ボート３の出力動作
を制御する信号を発生させるためのボート制御回路７仁
侠給３起る。 １３は命令デコーダ部
１５から出力ラッチ４に送られデータバス１上のデータ
を取り込むためのラッチ制御信号、１４は命令デコーダ
部１５からドライバ５に送られ、これを活性化するため
の制御信号である。１０は第２の命令デコーダを駆動す
るための制御信号１あり、処理の内容に応じ【例えば外
部のスイッチから入力されたり、あるいは処理内容を判
断して内部で作り出されるようになされている。
イバ５とからなり外部端子２に接続されている出力ボー
ト３に結合され℃いる。詰合デコーダ部１５は、第１の
命令デコーダ８と第２の命令デコーダ９とを有し、夫々
のデーード信号１１゜１２、は出力ボート３の出力動作
を制御する信号を発生させるためのボート制御回路７仁
侠給３起る。 １３は命令デコーダ部
１５から出力ラッチ４に送られデータバス１上のデータ
を取り込むためのラッチ制御信号、１４は命令デコーダ
部１５からドライバ５に送られ、これを活性化するため
の制御信号である。１０は第２の命令デコーダを駆動す
るための制御信号１あり、処理の内容に応じ【例えば外
部のスイッチから入力されたり、あるいは処理内容を判
断して内部で作り出されるようになされている。
この実施例の動作は次のようになる。
出力ボート３からデータを出力する場合、ボート制御回
路７はデコーダ出力を受けると、出力う、チ４を能動と
するための信号１３と、ドライバ５を能動とするための
信号１４とを発生する。これらの信号１３と１４とが発
生されると、データバス１上のデータが出力ラッチ４に
読み込まれ、この出力６がドライバ５に入力され、デー
タは外部端子２に出力される。ここで、出力ボート３に
データを出力するための２飴命令は命令デコーダ８で解
読されボート制御回路７にデコード信号。
路７はデコーダ出力を受けると、出力う、チ４を能動と
するための信号１３と、ドライバ５を能動とするための
信号１４とを発生する。これらの信号１３と１４とが発
生されると、データバス１上のデータが出力ラッチ４に
読み込まれ、この出力６がドライバ５に入力され、デー
タは外部端子２に出力される。ここで、出力ボート３に
データを出力するための２飴命令は命令デコーダ８で解
読されボート制御回路７にデコード信号。
１１を送る。この結果、ボート制御回路７から制御信号
１３．１４が発生される。一方、−語命令に対しては命
令デコーダ９が選択され（信号１０に応答して）、この
−諸命令が命令デコーダ１０で解読され、信号１１と同
様の信号１２が発生される。従って、例えば１語の出力
命令な実行させると、命令デコーダ９からのデコード信
号１２が制御回路７に送られ、制御回路７からボート３
を能動とする様な制御信号１３．１４が発生される。
１３．１４が発生される。一方、−語命令に対しては命
令デコーダ９が選択され（信号１０に応答して）、この
−諸命令が命令デコーダ１０で解読され、信号１１と同
様の信号１２が発生される。従って、例えば１語の出力
命令な実行させると、命令デコーダ９からのデコード信
号１２が制御回路７に送られ、制御回路７からボート３
を能動とする様な制御信号１３．１４が発生される。
これはたかだか１マシンサイクルあれば十分で、例えば
テスト結果を出力するような時に用いられ出力すべきボ
ート３が既に決定されているような場合である。
テスト結果を出力するような時に用いられ出力すべきボ
ート３が既に決定されているような場合である。
また、テスト以外の時には信号ｌＯが発生されないので
、命令デコーダ９は非能動となり、１語の出力命令を実
行しようとしても無効となる。但し、この時命令デコー
ダ８は有効でありボート選択情報を要する２語出力命令
が例えば２マシンサ以上の様に信号１０により命令デコ
ーダ９を能動あるいは非能動となる様に制御する事に依
り、システムに影替を与える事無く語長の異なる少なく
とも２種類の出力命令に対して最適の時間で処理するこ
とが可能となり極めて効率的である。
、命令デコーダ９は非能動となり、１語の出力命令を実
行しようとしても無効となる。但し、この時命令デコー
ダ８は有効でありボート選択情報を要する２語出力命令
が例えば２マシンサ以上の様に信号１０により命令デコ
ーダ９を能動あるいは非能動となる様に制御する事に依
り、システムに影替を与える事無く語長の異なる少なく
とも２種類の出力命令に対して最適の時間で処理するこ
とが可能となり極めて効率的である。
また、かかる−語命令を割り当てられる空きコードが無
い様な場合には、第１図において、別の命令例えば２語
出力命令のうちの出力制御を行なう命令部分（ボート選
択情報を読み出すことなく）を命令デコーダ９へ入力す
るように信号１０で切換える制御回路を付加する事に依
り、同様の効果を得ることができる。
い様な場合には、第１図において、別の命令例えば２語
出力命令のうちの出力制御を行なう命令部分（ボート選
択情報を読み出すことなく）を命令デコーダ９へ入力す
るように信号１０で切換える制御回路を付加する事に依
り、同様の効果を得ることができる。
尚、本発明は語長の異なる少なくとも２櫨類の命令に対
して、夫々を解読することによって同様の機能をもった
制御信号を発生させるようにして処理時間の短縮化を計
ったものであり、実施例の出力命令以外の命令に対して
有効であり、かつテスト処理以外の正常のプログラム処
理においても同様に適用できる。
して、夫々を解読することによって同様の機能をもった
制御信号を発生させるようにして処理時間の短縮化を計
ったものであり、実施例の出力命令以外の命令に対して
有効であり、かつテスト処理以外の正常のプログラム処
理においても同様に適用できる。
第１図は本発明の一実施例によるマイクロコンピュータ
の要部ブロック図である。 １・・・・・・データバス、２・・・・・・外部端子、
３・・・・・・出力ボート、４・・・・・・出力ラッチ
、５・・・・・・バッファ、７・・・・・・ボート制御
回路、８・・・・・・第１の命令デコーダ、９・・・・
・・第２の命令デコーダ、１０・・・・・・制御信号、
１５・・・・・・命令デコーダ部 ５ 、＃−１図
の要部ブロック図である。 １・・・・・・データバス、２・・・・・・外部端子、
３・・・・・・出力ボート、４・・・・・・出力ラッチ
、５・・・・・・バッファ、７・・・・・・ボート制御
回路、８・・・・・・第１の命令デコーダ、９・・・・
・・第２の命令デコーダ、１０・・・・・・制御信号、
１５・・・・・・命令デコーダ部 ５ 、＃−１図
Claims (1)
- 互いに語長の異なる少なくとも２個の命令に対して夫々
を解読することによって実質的に同様の機能を有する制
御信号を発生する制御回路を設けたことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037364A JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037364A JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58155457A true JPS58155457A (ja) | 1983-09-16 |
| JPH0128416B2 JPH0128416B2 (ja) | 1989-06-02 |
Family
ID=12495473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037364A Granted JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104653A (ja) * | 2003-07-31 | 2009-05-14 | Fujitsu Microelectronics Ltd | 動作モード制御回路、及びマイクロコンピュータ |
| USRE43248E1 (en) | 1994-06-10 | 2012-03-13 | Arm Limited | Interoperability with multiple instruction sets |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
| JPS5532155A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Data processor |
-
1982
- 1982-03-10 JP JP57037364A patent/JPS58155457A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
| JPS5532155A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Data processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE43248E1 (en) | 1994-06-10 | 2012-03-13 | Arm Limited | Interoperability with multiple instruction sets |
| JP2009104653A (ja) * | 2003-07-31 | 2009-05-14 | Fujitsu Microelectronics Ltd | 動作モード制御回路、及びマイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0128416B2 (ja) | 1989-06-02 |
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