JPS6310445B2 - - Google Patents
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- Publication number
- JPS6310445B2 JPS6310445B2 JP17591082A JP17591082A JPS6310445B2 JP S6310445 B2 JPS6310445 B2 JP S6310445B2 JP 17591082 A JP17591082 A JP 17591082A JP 17591082 A JP17591082 A JP 17591082A JP S6310445 B2 JPS6310445 B2 JP S6310445B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- instruction
- processing
- bit
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
本発明はプログラマブルコントローラ（以下
PCと略す）の演算処理装置に関するものである。 従来、この種の装置として第１図に示すものが
あつた。 図に於いて１はマイクロプロセツサ等のワード
処理用CPU（以下Ｗ CPUと略す）、２は個別IC
等により構成される１ビツト処理用CPU（以下Ｂ
CPUと略す）、３はＷ CPU１とＢ CPU２
のそれぞれのアドレスバスA1・A2を切替えて共
通アドレスバスA3を生成するアドレスバススイ
ツチ、４はＷ CPU１とＢ CPU２のそれぞれ
のデータバスD1，D2を切替えて共通データバス
D3を生成するデータバススイツチ、５はシーケ
ンスプログラムメモリ、６はプロセス入力、プロ
セス出力及び一時記憶値等を記憶するデータメモ
リである。 次にこの装置による演算処理の手順について記
述する。 第５図はシーケンスプログラムメモリ５のプロ
グラム内容の１例を示すものである。シーケンス
プログラムには１ビツト処理命令とワード処理命
令が混在しており両命令共１ステツプは２バイト
で構成されるものとする。第５図に示す例では、
ステツプ０が１ビツト処理命令（L0，H0）、ステ
ツプ１がワード処理命令（L1，H1）、ステツプ２
が１ビツト処理命令（L2，H2）で構成されてい
る。 このシーケンスプログラムを演算処理する場合
ステツプ０，２では第１図に示すアドレスバスス
イツチ３、データバススイツチ４が共にＢ
CPU２側に切替えられ、Ｂ CPU２の処理のも
とに１ビツト演算処理が実行される。 また、ステツプ１ではアドレスバススイツチ
３、データバススイツチ４が共にＷ CPU１側
に切替えられＷ CPU１の処理のもとにワード
演算処理が実行される。 なお、演算処理とはシーケンスプログラムメモ
リ５の内容を解読してデータメモリ６の内容をも
とに演算し、演算結果をデータメモリ６に記憶す
ることをいう。 以上に例をあげて説明したように、PCにおけ
る従来の演算処理装置ではＷ CPUとＢ CPU
の2CPU方式を採用しているため、アドレスバス
スイツチ，データバススイツチ等のスイツチング
手段が必要であり、また１ビツト処理用CPUと
して高速かつ安価な１チツプまたは数チツプの
CPUがないため個々のICを組合せて構成するこ
とが多く、従つて全体の回路が複雑となり、かつ
高価になる欠点があつた。 本発明は以上の様なPCにおける従来の演算処
理装置の欠点を除去するためになされたもので、
安価でかつ小形なPC演算処理装置を提供するこ
とを目的としている。 以下に、本発明の一実施例について詳細に説明
する。第２図は本発明一実施例装置の構成ブロツ
ク図である。図において、１１はワード処理用の
CPUであり、この実施例ではマイクロプロセツ
サ8085を用いている。１２は、CPU１１の制御
プログラムを記憶する制御プログラムメモリ、１
３は途中演算結果等を一時記憶する一時記憶用
RAM（ランダムアクセスメモリ）、１４はCPU１
１の命令コードを記憶するための命令記憶用
RAMであり、その詳細は後述する動作説明で述
べる。また１５はユーザーにおいて演算手順等を
書込むシーケンスプログラムメモリ、１６はプロ
セス入出力及び一時記憶値等を書込むデータメモ
リ、１７は１ビツト演算を実行する１ビツト演算
回路、１８はCPU１１のNOP（NO―OPERA―
TION）命令生成回路である。尚、Ａ及びＤはそ
れぞれCPU１１のアドレスバス，データバスを
示している。 次に上記装置による演算処理動作について説明
し、加えて本発明装置の特徴を明かにする。 CPU１１は制御プログラムメモリ１２に書込
まれている制御プログラムによつてまずシーケン
スプログラムの演算に入る前に第６図に示す様な
命令コードを命令記憶用RAM１４に記憶する。
記憶する内容はシーケンスプログラムの各ステツ
プに対応して１ビツト処理命令ならSTAコード、
ワード処理命令ならRSTコードである。従つて
シーケンスプログラムが第５図に示すようなもの
であるとするとRAM１４には第６図のコードが
記憶されることになる。尚、マイクロプロセツサ
8085で、STAコードは書込命令のためのコード
であり、RSTコードは強制割込命令を示すコー
ドである。 次にCPU１１にシーケンスプログラムの演算
を開始させる為に制御プログラムはCPU１１の
特定のアドレス、たとえば8000＃（＃は16進数を
示す）にブランチする。CPU１１がこうして、
たとえば8000＃から実行を開始すると、CPU１
１の付属回路であるデコーダ（第２図には示され
ていない）は、そのアドレスバスの下位ビツト
A0，A1からチツプセレクト信号CS0〜CS3を発生
する。第３図は、このデコーダ２０のデコード機
能を示す図である。ここでチツプセレクト信号
CS0〜CS3は、アドレスバスの下位ビツトA0，A1
が次表の状態である時それぞれ発生するものであ
る。 CS0 A0＝０ A1＝０ CS1 A0＝１ A1＝０ CS2 A0＝０ A1＝１ CS3 A0＝１ A1＝１ たとえば、CPU１１の上記特定アドレスが
8000＃であつたとすると、 8000＃の時 CS0 8001＃の時 CS1 8002＃の時 CS2 8003＃の時 CS3 8004＃の時 CS0 がそれぞれ発生する。各チツプセレクト信号
CS0，CS1…は次の命令機能をもつように構成さ
れている。即ち、 CS0にて 命令記憶用RAM１４ CS1にて シーケンスプログラムメモリ１５の
下位バイト部（第５図のL0，L1，L2
…） CS2にて シーケンスプログラムメモリ１５の
上位バイト部（第５図のH0，H1，H2
…） CS3にて NOP命令生成回路１８ がそれぞれ選択され、その内容がデータバスＤに
送出される。 結果的に8000＃〜8002＃ではSTA，L0，H0が
データバスＤを介しそれぞれCPU１１に送出さ
れることになる。 ここでSTA，Ｌ，Ｈはマイクロプロセツサ
8085ではアドレスHLの書込命令である。STA，
Ｌ，Ｈ命令は第４図に示す様にM1〜M4のマシン
サイクルにより実行される。タイミングM1，
M2，M3にてSTA，Ｌ，Ｈの各コードをそれぞ
れ読取り、STA，Ｌ，Ｈ命令であることを認識
し、タイミングM4にてアドレスHLにデータの書
込を実行する為アドレスバスA0〜A15にHLの内
容を送出してくる。このHLの内容とは、第５図
に示すシーケンスプログラムの例では、１ビツト
処理命令２（H0，L0）である。１ビツト演算回
路１７は、このようにしてアドレスバスA0〜A15
にタイミンM4にて送出された１ビツト処理命令
１（H0，L0）をもとに１ビツト演算を実行する。 次に8003＃では、上述したようにチツプセレク
ト信号CS3が発生してNOP命令生成回路１８が選
択されNOP命令コードが送出される。NOP命令
とはCPU１１の無処理命令である。更に次の
8004＃では、チツプセレクト信号CS0が再び発生
し、命令記憶用RAM１４が選択されるがこの時
RAM１４には第６図に示すようにRSTコードが
記憶されているため、CPU１１にはこのRSTコ
ードが送出されることになる。RST命令は、
CPU１１の割込処理開始命令であり、制御プロ
グラムメモリ１２の特定のアドレスより割込処理
プログラムを実行する。ここで割込処理プログラ
ムとは実際にはワード処理命令L1，H1を認識し
ワード処理を行うプログラムである。このプログ
ラムの実行が終了するとCPU１１は、8008＃へ
リターンする様にされている。以下、8008＃から
はSTA，L2，H2，NOP…と各コードが順次選択
され、シーケンスプログラムの内容に従つて１ビ
ツト演算及びワード処理が実行される。第７図は
以上の処理を整理したものであり、この装置にお
ける演算のフローを示している。 以上説明したように、この装置では、シーケン
スプログラム中の１ビツト処理命令とワード処理
命令が、あらかじめ別個のコードとして命令記憶
用RAM１４に書込まれ、CPU１１にそれぞれ別
の意味付けされた命令として入力される。即ち１
ビツト処理命令の時はCPU１１の書込命令
（STA命令）が選択され、この命令がCPU１１に
送出される。CPU１１はこの命令のマシンサイ
クルを利用して１ビツト演算回路１７に１ビツト
演算処理を実行させる。一方、ワード処理命令の
時はCPU１１の強制割込処理命令（RST命令）
が選択され、CPU１１において割込処理プログ
ラム、この場合ワード処理用プログラムが実行さ
れる。従つてこの装置では、１つのCPUのタイ
ミングにて、１ビツト演算処理及びワード処理を
行うことができ、１ビツト処理用CPUは必要で
ない。 以上実施例をあげて説明したように、本発明に
よれば１個のCPU（ワード処理用CPU）によつて
１ビツト演算処理及びワード処理が可能となり、
高価でかつ回路を複雑にする１ビツト演算処理用
CPUが不用となる。又、それに従つてアドレス
バススイツチ、データバススイツチ等のスイツチ
ング手段も不用になり、安価で小型なPCの演算
処理装置を得ることができる。 尚、上述した本発明の実施例ではマイクロプロ
セツサ8085のSTA及びRST命令を使用した場合
を示したが、その他のマイクロプロセツサによつ
ても同様に実現できることは勿論である。また、
第５図に示したシーケンスプログラム例では１ス
テツプ２バイトにて説明しているが、これが４バ
イト，６バイトであつても勿論同様にして実行す
ることができる。
PCと略す）の演算処理装置に関するものである。 従来、この種の装置として第１図に示すものが
あつた。 図に於いて１はマイクロプロセツサ等のワード
処理用CPU（以下Ｗ CPUと略す）、２は個別IC
等により構成される１ビツト処理用CPU（以下Ｂ
CPUと略す）、３はＷ CPU１とＢ CPU２
のそれぞれのアドレスバスA1・A2を切替えて共
通アドレスバスA3を生成するアドレスバススイ
ツチ、４はＷ CPU１とＢ CPU２のそれぞれ
のデータバスD1，D2を切替えて共通データバス
D3を生成するデータバススイツチ、５はシーケ
ンスプログラムメモリ、６はプロセス入力、プロ
セス出力及び一時記憶値等を記憶するデータメモ
リである。 次にこの装置による演算処理の手順について記
述する。 第５図はシーケンスプログラムメモリ５のプロ
グラム内容の１例を示すものである。シーケンス
プログラムには１ビツト処理命令とワード処理命
令が混在しており両命令共１ステツプは２バイト
で構成されるものとする。第５図に示す例では、
ステツプ０が１ビツト処理命令（L0，H0）、ステ
ツプ１がワード処理命令（L1，H1）、ステツプ２
が１ビツト処理命令（L2，H2）で構成されてい
る。 このシーケンスプログラムを演算処理する場合
ステツプ０，２では第１図に示すアドレスバスス
イツチ３、データバススイツチ４が共にＢ
CPU２側に切替えられ、Ｂ CPU２の処理のも
とに１ビツト演算処理が実行される。 また、ステツプ１ではアドレスバススイツチ
３、データバススイツチ４が共にＷ CPU１側
に切替えられＷ CPU１の処理のもとにワード
演算処理が実行される。 なお、演算処理とはシーケンスプログラムメモ
リ５の内容を解読してデータメモリ６の内容をも
とに演算し、演算結果をデータメモリ６に記憶す
ることをいう。 以上に例をあげて説明したように、PCにおけ
る従来の演算処理装置ではＷ CPUとＢ CPU
の2CPU方式を採用しているため、アドレスバス
スイツチ，データバススイツチ等のスイツチング
手段が必要であり、また１ビツト処理用CPUと
して高速かつ安価な１チツプまたは数チツプの
CPUがないため個々のICを組合せて構成するこ
とが多く、従つて全体の回路が複雑となり、かつ
高価になる欠点があつた。 本発明は以上の様なPCにおける従来の演算処
理装置の欠点を除去するためになされたもので、
安価でかつ小形なPC演算処理装置を提供するこ
とを目的としている。 以下に、本発明の一実施例について詳細に説明
する。第２図は本発明一実施例装置の構成ブロツ
ク図である。図において、１１はワード処理用の
CPUであり、この実施例ではマイクロプロセツ
サ8085を用いている。１２は、CPU１１の制御
プログラムを記憶する制御プログラムメモリ、１
３は途中演算結果等を一時記憶する一時記憶用
RAM（ランダムアクセスメモリ）、１４はCPU１
１の命令コードを記憶するための命令記憶用
RAMであり、その詳細は後述する動作説明で述
べる。また１５はユーザーにおいて演算手順等を
書込むシーケンスプログラムメモリ、１６はプロ
セス入出力及び一時記憶値等を書込むデータメモ
リ、１７は１ビツト演算を実行する１ビツト演算
回路、１８はCPU１１のNOP（NO―OPERA―
TION）命令生成回路である。尚、Ａ及びＤはそ
れぞれCPU１１のアドレスバス，データバスを
示している。 次に上記装置による演算処理動作について説明
し、加えて本発明装置の特徴を明かにする。 CPU１１は制御プログラムメモリ１２に書込
まれている制御プログラムによつてまずシーケン
スプログラムの演算に入る前に第６図に示す様な
命令コードを命令記憶用RAM１４に記憶する。
記憶する内容はシーケンスプログラムの各ステツ
プに対応して１ビツト処理命令ならSTAコード、
ワード処理命令ならRSTコードである。従つて
シーケンスプログラムが第５図に示すようなもの
であるとするとRAM１４には第６図のコードが
記憶されることになる。尚、マイクロプロセツサ
8085で、STAコードは書込命令のためのコード
であり、RSTコードは強制割込命令を示すコー
ドである。 次にCPU１１にシーケンスプログラムの演算
を開始させる為に制御プログラムはCPU１１の
特定のアドレス、たとえば8000＃（＃は16進数を
示す）にブランチする。CPU１１がこうして、
たとえば8000＃から実行を開始すると、CPU１
１の付属回路であるデコーダ（第２図には示され
ていない）は、そのアドレスバスの下位ビツト
A0，A1からチツプセレクト信号CS0〜CS3を発生
する。第３図は、このデコーダ２０のデコード機
能を示す図である。ここでチツプセレクト信号
CS0〜CS3は、アドレスバスの下位ビツトA0，A1
が次表の状態である時それぞれ発生するものであ
る。 CS0 A0＝０ A1＝０ CS1 A0＝１ A1＝０ CS2 A0＝０ A1＝１ CS3 A0＝１ A1＝１ たとえば、CPU１１の上記特定アドレスが
8000＃であつたとすると、 8000＃の時 CS0 8001＃の時 CS1 8002＃の時 CS2 8003＃の時 CS3 8004＃の時 CS0 がそれぞれ発生する。各チツプセレクト信号
CS0，CS1…は次の命令機能をもつように構成さ
れている。即ち、 CS0にて 命令記憶用RAM１４ CS1にて シーケンスプログラムメモリ１５の
下位バイト部（第５図のL0，L1，L2
…） CS2にて シーケンスプログラムメモリ１５の
上位バイト部（第５図のH0，H1，H2
…） CS3にて NOP命令生成回路１８ がそれぞれ選択され、その内容がデータバスＤに
送出される。 結果的に8000＃〜8002＃ではSTA，L0，H0が
データバスＤを介しそれぞれCPU１１に送出さ
れることになる。 ここでSTA，Ｌ，Ｈはマイクロプロセツサ
8085ではアドレスHLの書込命令である。STA，
Ｌ，Ｈ命令は第４図に示す様にM1〜M4のマシン
サイクルにより実行される。タイミングM1，
M2，M3にてSTA，Ｌ，Ｈの各コードをそれぞ
れ読取り、STA，Ｌ，Ｈ命令であることを認識
し、タイミングM4にてアドレスHLにデータの書
込を実行する為アドレスバスA0〜A15にHLの内
容を送出してくる。このHLの内容とは、第５図
に示すシーケンスプログラムの例では、１ビツト
処理命令２（H0，L0）である。１ビツト演算回
路１７は、このようにしてアドレスバスA0〜A15
にタイミンM4にて送出された１ビツト処理命令
１（H0，L0）をもとに１ビツト演算を実行する。 次に8003＃では、上述したようにチツプセレク
ト信号CS3が発生してNOP命令生成回路１８が選
択されNOP命令コードが送出される。NOP命令
とはCPU１１の無処理命令である。更に次の
8004＃では、チツプセレクト信号CS0が再び発生
し、命令記憶用RAM１４が選択されるがこの時
RAM１４には第６図に示すようにRSTコードが
記憶されているため、CPU１１にはこのRSTコ
ードが送出されることになる。RST命令は、
CPU１１の割込処理開始命令であり、制御プロ
グラムメモリ１２の特定のアドレスより割込処理
プログラムを実行する。ここで割込処理プログラ
ムとは実際にはワード処理命令L1，H1を認識し
ワード処理を行うプログラムである。このプログ
ラムの実行が終了するとCPU１１は、8008＃へ
リターンする様にされている。以下、8008＃から
はSTA，L2，H2，NOP…と各コードが順次選択
され、シーケンスプログラムの内容に従つて１ビ
ツト演算及びワード処理が実行される。第７図は
以上の処理を整理したものであり、この装置にお
ける演算のフローを示している。 以上説明したように、この装置では、シーケン
スプログラム中の１ビツト処理命令とワード処理
命令が、あらかじめ別個のコードとして命令記憶
用RAM１４に書込まれ、CPU１１にそれぞれ別
の意味付けされた命令として入力される。即ち１
ビツト処理命令の時はCPU１１の書込命令
（STA命令）が選択され、この命令がCPU１１に
送出される。CPU１１はこの命令のマシンサイ
クルを利用して１ビツト演算回路１７に１ビツト
演算処理を実行させる。一方、ワード処理命令の
時はCPU１１の強制割込処理命令（RST命令）
が選択され、CPU１１において割込処理プログ
ラム、この場合ワード処理用プログラムが実行さ
れる。従つてこの装置では、１つのCPUのタイ
ミングにて、１ビツト演算処理及びワード処理を
行うことができ、１ビツト処理用CPUは必要で
ない。 以上実施例をあげて説明したように、本発明に
よれば１個のCPU（ワード処理用CPU）によつて
１ビツト演算処理及びワード処理が可能となり、
高価でかつ回路を複雑にする１ビツト演算処理用
CPUが不用となる。又、それに従つてアドレス
バススイツチ、データバススイツチ等のスイツチ
ング手段も不用になり、安価で小型なPCの演算
処理装置を得ることができる。 尚、上述した本発明の実施例ではマイクロプロ
セツサ8085のSTA及びRST命令を使用した場合
を示したが、その他のマイクロプロセツサによつ
ても同様に実現できることは勿論である。また、
第５図に示したシーケンスプログラム例では１ス
テツプ２バイトにて説明しているが、これが４バ
イト，６バイトであつても勿論同様にして実行す
ることができる。
第１図はこの発明の従来例装置の構成を示すブ
ロツク図、第２図はこの発明の一実施例の構成を
示すブロツク図、第３図は第２図に示す装置に組
込まれているデコーダの回路図、第４図はSTA
命令のマシンサイクルを示すタイミング図、第５
図はシーケンスプログラムの１例を示す図、第６
図は第２図に示す命令記憶RAMに書込まれた記
憶内容の１例を示す図、第７図は第２図に示す装
置によるシーケンス演算の１例を示すフローチヤ
ート図である。 １１…CPU、１２…制御プログラムメモリ、
１３…一時記憶用RAM、１４…命令記憶用
RAM、１５…シーケンスプログラムメモリ、１
６…データメモリ、１７…１ビツト演算回路。
ロツク図、第２図はこの発明の一実施例の構成を
示すブロツク図、第３図は第２図に示す装置に組
込まれているデコーダの回路図、第４図はSTA
命令のマシンサイクルを示すタイミング図、第５
図はシーケンスプログラムの１例を示す図、第６
図は第２図に示す命令記憶RAMに書込まれた記
憶内容の１例を示す図、第７図は第２図に示す装
置によるシーケンス演算の１例を示すフローチヤ
ート図である。 １１…CPU、１２…制御プログラムメモリ、
１３…一時記憶用RAM、１４…命令記憶用
RAM、１５…シーケンスプログラムメモリ、１
６…データメモリ、１７…１ビツト演算回路。
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセツサ等で構成された主にワー
ド処理用のCPUと、このCPUを制御するプログ
ラムを記憶する制御プログラムメモリと、上記
CPUにおける途中演算結果及びデータ等を一時
保持する一時記憶用RAMと、演算手順等を書込
むシーケンスプログラムメモリと、上記CPUの
命令コードを記憶する命令記憶用RAMと、１ビ
ツト演算処理を行う１ビツト演算回路と、プロセ
ス入出力及び一時記憶値等を記憶するデータメモ
リとを備え、上記制御プログラムメモリには上記
シーケンスプログラムメモリ中の１ビツト処理命
令とワード処理命令とを認識して別個に意味づけ
されたコードに変換し上記命令記憶用RAMに記
憶するためのプログラムが書込まれており、更に
上記CPUは上記命令記憶用RAMから送出される
信号が１ビツト処理命令に対応したコードを有す
る時書込命令を発し、この命令を実行するマシン
サイクル中の一つのタイミングにて上記１ビツト
演算回路を作動させ、かつ上記命令記憶用RAM
から送出される信号がワード処理命令に対応した
コードを有する時強制割込処理命令を発してワー
ド処理用プログラムを実行するように組込まれて
いることを特徴とするプログラマブルコントロー
ラの演算処理装置。 ２ 制御プログラムメモリには、シーケンスプロ
グラムメモリ中の１ビツト処理命令をCPUの書
込処理命令コードに変換し、かつワード処理命令
をCPUの強制割込処理命令コードに変換して命
令記憶用RAMに記憶するためのプログラムが書
込まれていることを特徴とする特許請求の範囲第
１項記載のプログラマブルコントローラの演算処
理装置。 ３ CPUは、アドレスバスの下位ビツトをデコ
ードしてチツプセレクト信号を発生するためのデ
コーダを付属回路として備え、発生されたチツプ
セレクト信号により命令記憶用RAM、シーケン
スプログラムメモリを選択しその内容をCPUに
送出するようにしたことを特徴とする特許請求の
範囲第１項記載のプログラマブルコントローラの
演算処理装置。 ４ CPUはマイクロプロセツサ8085であり、シ
ーケンスプログラム中の１ビツト処理命令は制御
プログラムに依つてSTAコードに変換され、か
つワード処理命令はRSTコードに変換されて命
令記憶用RAMにストアされることを特徴とする
特許請求の範囲第１項記載のプログラマブルコン
トローラの演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591082A JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591082A JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965310A JPS5965310A (ja) | 1984-04-13 |
| JPS6310445B2 true JPS6310445B2 (ja) | 1988-03-07 |
Family
ID=16004374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17591082A Granted JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965310A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149209A (ja) * | 1984-08-17 | 1986-03-11 | Fanuc Ltd | 数値制御装置におけるプログラム実行方式 |
| JPS625308U (ja) * | 1985-06-21 | 1987-01-13 | ||
| JPS625407A (ja) * | 1985-07-01 | 1987-01-12 | Mitsubishi Electric Corp | 高速プログラマブルコントロ−ル装置 |
| JPS6238902A (ja) * | 1985-08-15 | 1987-02-19 | Mitsubishi Electric Corp | シ−ケンス演算の処理方式 |
| JP2529429B2 (ja) * | 1989-12-26 | 1996-08-28 | 株式会社日立製作所 | プログラマブルコントロ―ラ |
| US8347044B2 (en) * | 2009-09-30 | 2013-01-01 | General Electric Company | Multi-processor based programmable logic controller and method for operating the same |
-
1982
- 1982-10-06 JP JP17591082A patent/JPS5965310A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5965310A (ja) | 1984-04-13 |
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| US6986029B2 (en) | Micro-controller for reading out compressed instruction code and program memory for compressing instruction code and storing therein | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
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