JPS58161003A - プログラマブル・コントロ−ラの入出力デ−タ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラに関し、特に
、入カニニットおよび出カニニットをフン１−ローラ本
体と別体に構成する場合のコントローラ本体と入カニニ
ットおよび出カニニット間の入出力データ伝送方式に関
する。

最近では、一般の機械プラント等のｉｌｌ　ｍシステム
において、プログラマブル・ｉントローラを用いた比較
的大規模な集中制御システムがよく見られる。このよう
な集中制御システムにおいては、多くの場合、例えばリ
ミットスイッチ、温度スイッチ、近接スイッチ、光電ス
イッチ等の各種入力機器やモータ、プランジャ、電磁弁
等の各種出力機器がそれぞれ別個の信号線で中央の制−
装置に接続されている。この場合、これらの入出力Ｉ器
の数が多くて、しかも各入出力機器が比較的広い空間に
分散しているシステムでは、各入出力機器が大きな問題
となっており、この間の信号伝送を適宜な多重伝送を応
用して簡便化−知だいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送ＩｉＩ１ｍ手順が非常に複雑かつ
＾度であり、従って１価な装置となっている。勿論、そ
のような＾度な回路方式とする意義はある訳であるが、
プログラマブル・コントローラにおける入出力データ伝
送システムに不必要な機能が多く、そのため上述の要望
に適切に応え得るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入カニニットおよび出カニニットを
それぞれコントローラ本体と別体に構成し、入カニニッ
トおよび出カニニットを必要数だけコントローラ本体の
直列データ入力端子と出力端子との間に１系統の直列デ
ータ線を介して閉ループをなすように全て直列に接続丈
るだけで、入カニニットおよび出カニニット側にはアド
レス判別回路が不要で、しかも面倒な伝送制御手順を介
することなくコントローラ本体から出カニニットへの出
力データの伝送および入カニニットから」ントローラ本
体への入力データの伝送、更には出カニニットからコン
トローラ本体−への異常信号の伝送を同時に行なえるよ
うにしたプログラマブル・コントローラの入出力データ
伝送方式を提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このシステムは、コントローラ本体１と３２台の入
出カニニットＵ１〜Ｕ３２とに分割構成されている。入
出カニニットと称するのは入カニニットと出カニニット
の総称である。

この図においては、ＬＪｌとＬＪ３２が入カニニットと
して示され、Ｕ２とＵ　３とが出カニニットとして示さ
れている。そして入カニニットと出カニニットの合計で
３２台まで接続できるようになっている。複数台の入カ
ニニットは全く同一構成で、以下Ｕ１を代表して説明す
る。また、複数台の出カニニットは全く同一構成であり
、以下Ｕ２を代表して説明する。

入カニニットＵ１は、外部から８ビツトの入力データＩ
Ｎ１〜ＩＮ８が並列に与えられる入力端子の他に、１列
データ伝送用の直列入力端子＄１と直列出力端子ＳＯと
を有している。また出カニニットＵ２は８ビツトの出力
データ０ＬＩＴ９〜０（ＪＴｌ　６を外部に並列に導出
する出力端子と、直列データ伝送用の直列入力端子８１
と直列出力端子ＳＯとを有している。３２台の入出カニ
ニットＵ１〜Ｕ３２は、互いの直列入力端子Ｓｌと直列
出力端子ＳＯとを直列データ線２でもって接続し合い、
全体が直列データ４！！２でもって直列に接続されてい
る。また、その一端側の入カニニット（〕１の直列入力
端子Ｓｔがコントローラ本体１の直列出力端子ＳＯＴに
直列データ線２でもって接続され、他端側の入カニニッ
トＵ３２の直列出力端子ＳＯがコン、トローラ本体１の
直列入力端子８１丁に直列データ線２でもって接続され
ている。各入出カニニットＵ１〜１Ｊ３２は個別アドレ
スが設定されている訳ではなく、ｔＪ１〜Ｕ３２という
番号は二ｌントローラ本体１の出力端°子ＳＯＴ側から
入力端子ＳＩＴ側に向かって順番に付けた番号である。

同様に、入カニニットの８ビツトの入力端子および出カ
ニニットの８ビツトの出力端子に対しても、コントロー
ラ本体１の出力端子ＳＯＴから入力端子ＳＩＴに向けて
順番に１から２５６までの連続した番号を付けている。

コントローラ本体１は全体の制御の中枢となるＣＰＵ３
　（中央処理ユニット〉と、ＣＰＵ３によって実行され
るシステムプログラムを格納したシステムプログラムメ
モリ４と、ＣＰＵ３によって各種可変データの一時格納
エリアとして使われるリーキングメモリ５と、使用者が
任意に設定したシーケンス制御プログラムが格納される
ユーザプログラムメモリ６と、後述するように入カニニ
ットから取込まれる入力データと出カニニットに与える
べき出か一データが格納される入出カメモリ７と、上記
出カニニットに与えるべき出力データを所定の順番で含
んだ直列データを出力端子ＳＯＴから送出する送信装置
ｉ１８と、この送信装置８と同時に動作し、上記入力端
子ＳＩＴに印加される入カニニットからの入力データお
よび出カニニットからの異常信号を所定の順番で含んだ
直列データを受信する受信装置９を備えている。送信装
置８は、入力データの送信に先だって入出カメモリ７に
格納された入出力データ（入力データおよび出力データ
を含む）が転送される送信バッフ７メモリ１０を有して
いる。受信装置９は、受信した入出力データを一時記憶
するための受信バッフ７メモリ１１を有している。受信
バッファメモリ１１に格納された受信データの中から後
述するようにして入カニニットからの入力データのみが
選別抽出されて入出カメモリ７に書込まれる。　周知の
ように、この種のプログラマブル・コントローラにお【
プるユーザプログラムの実行動作は、基本的に、ユーザ
プログラムメモリ６からユーザ命令を順次読出し、各ユ
ーザ命令に従って入出カメモリ７に格納されている入出
力データ間の論理演禅処理をし、かつその演篩結果によ
って入出カメモリ７中の出力データを更新することであ
り、このユーザプログラムの１サイクル実行毎に、入出
カメモリ７中の最新の出力データを所定の出カニニット
に伝達する出力更新動作と、入カニニットからの最新の
入力データを入出カメモリ７に書込む入力更新動作が行
なわれる。これにより入力ユニットに与えられる入力デ
ータと出カニニットから出力する出力データとの関係に
おいて、ユーザプログラムにて規定されたシーケンス状
態が作り出される訳である。

本発明に係るプログラマブル・コントローラ・システム
においては、ＣＰＵ３によってユーザプログラムが一巡
実行された時へで、入出カメモリ７の入出力データを送
信バッフ７メモリ１０に全て転送し、また受信バッファ
メモリ１１のデータの中から入力データのみを抽出して
入出カメモリ７に書込む。この時点でＣＰ（Ｊ３はユー
ザプログラムの実行を開始する。同時に送信装Ｈ８と受
信装置９が動作し、ユーザプログラムの実行動作と並行
して、送信バッファメモリ１０中の出力データを出カニ
ニットに与えるとともに入ｈユニットからの入力データ
および出カニニットからの異常信号を受信バッファメモ
リ１１に取込む。以上の動作を繰り返すものである。

また、本実施例のシステムにおいては、入カニニットと
出カニニットの配列順序や数は制限がなく、入カニニッ
トと出カニニットの合計で３２台まで接続可能となって
いる。そして、本システムに電源を投入したときのイニ
シャル処理として、コントローラ本体１は出力端子ＳＯ
Ｔと入力端子ＳＩＴの闇に入カニニットと出カニニット
がどのような順番で何台接続されているかを認ＷＡする
処理がなされる。その処理の内容については後述する。

そして、そのユニットの接続状態をワーキンダメモリ５
中に設定されたユニットテーブルに配録しておき、その
後の実動作の際に、受信装置１９のバッファメモリ１１
に格納されたデータの中から、どれが入力デー々である
かをユニットテーブルを参照することによって区別する
ようになっている。

第２図は入カニニットＵ１と出カニニットＵ２の構成を
示している。入カニニットＵ１は、１チツプＣＰ　ＬＪ
からなる伝送回路１２を主体とし、また外部からの８ビ
ツトの入力データＩＮ１〜ＩＮ８を受ける入力インター
フェイス１３を有している。伝送回路１２中のＲＡＭ領
域には、８ビツトの直列バッファレジスタＳＢＲが設定
されていて、このレジスタＳＢＲは上述した直列データ
伝送時に実質的に８ビツトシフトレジスタとして機能す
る。コントローラ本体１と各入出カニニットを結ぶ閉ル
ープで行なわれる上記１列データ伝送は、８ビット申位
でいわゆる調歩同期方式にて行なわれる。伝送回路１２
は入力端子ＳＩに印加されるスタートビットを検出して
内部り０ツクＧＫを発生させ、その後順次供給される８
ビツトの直列データを受信して、直列バッファレジスタ
ＳＢＲの一端側から順次シフト入力する受信手段と、こ
の受信手段の動作と同時に上記直列バッファレジスタＳ
ＢＲの他端側から順次シフト出力される直列データを出
力端子ＳＯから送出する送信手段を有している。また伝
送回路１２は、上記直列データ伝送の１サイクル毎に、
すなわち３６ユニツト分の伝送が終了する毎に、上記直
列バッファレジスタＳＢＲに入力インターフェイス１３
を介して入力されるＮビットの入力データＩＮ１〜ＩＮ
８を並列に格納する入力データ読込手段を有している。

更に上述したユニットテーブルを作成するために、入カ
ニニットｕ１は、電源投入時のイニシャル処理として上
記直列バッファレジスタＳＢＲに所定の入カニニット識
別符号を格納するイニシャル設定手段を有している゛。

出カニニットＵ２は入カニニットＵ１と同様な１チツプ
ＣＰＵで構成される伝送回路１４を主体とし、８ビツト
の出力データ０ＵＴ９〜０ＵＴ１６を外部に並列に出力
するための出力インターフェイス１５を有している。伝
送回路１４は、出力データ伝送用の８ビツトシフトレジ
スタとして実質的に機能する直列バッフ７レジスタＳＢ
Ｒを有している。伝送回路１４は、入力端子Ｓｌに印加
されるスタートビットを検出して内部クロックＯＫを発
生さぜ゛、その後順次印加される直列データを受信して
、上記直列バッファレジスタＳＢＲの一端側から順次シ
フト入力する受信手段と、この受信手段の動作と同時に
上記直列バッファレジスタＳＲＲの使端側から順次シフ
ト出力される１列データを出力端子ＳＯから送出する送
信手段を有している。また伝送回路１４は、上記直列デ
ータ伝送の１サイクル毎に直列バッフ７レジスタＳＢＲ
に、ト記シフト入力によって格納された８ビツトのデー
タを読出して出力インターフェイス１５に＃１列に供給
し、これらデータを出力データ０ｔＪＴ９〜０ＬＪＴ１
６として外部に出力する出力データ続出手段を有してい
る。更に上記ユニットテーブルを作成するために、伝送
回路１４は、電源投入時のイニシャル処理として上記直
列バッフ７レジスタＳＢＲに所定の出カニニット識別符
号を格納するイニシャル設定手段を有している。

また、出カニニットＵ２は所定の回路異常を検出する自
己診断手段である異常検出回路４０を有している。この
異常検出回路４０は出力インターフェイス１５の異常を
検出するもので、詳細には、出力インターフェイス１５
における外部負萄駆動用の給電路に設けられたヒユーズ
が正常か溶断しているかを検出するものである。このヒ
ユーズは外部内筒がショートした場合等に溶断するもの
で、これが溶断してしまえば正常な動作は行なえず、何
らかの異常処理を行なわなければならない。異常検出回
路４０は上記ヒユーズの状態を常時監視し、ヒユーズが
切れた場合にその異常信号ＦＡＬ−“１”を伝送回路１
４に入力するとともに、表示１４１によってヒユーズ溶
断が生じたことを表示する。

出カニニットＵ２の伝送回路１４は、上記異常検出回路
４０の出力を上記出力データ読出手段の動作直後に上記
直列バッファレジスタＳＢＲに格納する異常信号セット
手段を有している。この異常信号は１ビツトの信号であ
るので、直列バッファレジスタＳＢＨの予め決められた
ピット位置、例えばレジスタＳＢＲの右端あるいは左端
に格納する。

これに対応してコントローラ本体１側においては、出カ
ニニットＵ２から送られてくる上記異常信号を監視し、
ヒユーズ切れを示す異常信号が検出された場合１、何番
の出カニニットにてヒユーズ切れが生じたかを示す表示
を行なうようになっている。

以トの説明で明らかなように、コントローラ本体１の送
信装Ｈ８がら３２ユニット分の２５６ビツトの直列デー
タを送信すると、それらデータは各入出カニニットＵ１
〜Ｕ３２における直列バッフ７レジスタＳＢＲに退出順
番と入出力データの各番号とが逆に対応する形でストア
される。またモのとき同時に、伝送開始前に各入出カニ
ニットＵ１〜（Ｊ３２における直列バッファレジスタＳ
ＢＲに格納されていた合計２５６ビツトのデータがコン
トローラ本体１の受信装置９にｒ　、２５６　Ｊ→「１
」という入出力データの番号順に入力される。

従って、送信装置８かちデータを送出すときに、出カニ
ニットに与えるべき出力データを所定の順番で送り出せ
ば、そのデータが所要の出カニニット中の直列バッファ
レジスタＳＢＲに格納され、その後そのデータを出力イ
ンターフェイス１５を介して外部に出力すれば目的が達
成される。また伝送に先立って入力インターフェイス１
３を介して入力データを直列バッファレジスタＳＢＲに
読込んでおけば、その入力データが受信装置９に取込ま
れる。更に、上述した電源投入時のイニシャル処理とし
て、入カニニットおよび出カニニットの直列バッファレ
ジスタＳＢＨにそれぞれ入カニニット識別符号および出
力３二６ツト謙別符号が格納されているので、最初の直
列データ伝送時には、これら識別符号が受信装置９に供
給されることになり、コントローラ本体１のＣＰ（Ｊ３
はその識別符号から出力端子ＳＯＴと入力端子ＳＩＴの
間にどのような順番で入カニニットと出カニニットが直
列接続されているかが判り、これを基に各ユニットが入
カニニットか出カニニットかを示すユニットテーブルを
作成するものである。

またコントローラ本体１から出力データを送出するのと
同時に、各出ｈユニットからの異常信号がコントローラ
本体１に受信され、これによって各出カニニットに異常
が生じているかどうかを知ることができる。

第３図はコントローラ本体１のＣＰＵ３の動作の概略を
示すフローチャートであり、第４図は送信装置８と受信
装ｗ９の動作の概略を示すフローチャートであり、第５
図は入カニニットと出カニニットの動作の概略を示す〕
Ｏ−チャートである。

以下、これらフローチャートを関連付けて上記システム
の全体の動作を説明する。

本システムに電源を投入すると、イニシャル処理の一部
として−に連したユニットテーブルの作成がなされる訳
であるが、その動作は後述するとしく、ＣＰ　Ｕ　３に
よってソーキンクメモリ５中に既にユニットテーブルが
作成されているものとしてまず説明する。説明の初期状
態として、は、送信バッファメモリ１０に各出カニニッ
トに供給する出力データが所定の順番で格納されている
。その状態においてＣＰＵ３はステップ３０２を実行し
、送信装置８および受信装置９に対してデータ伝送開始
指令を発し、その後ＣＰＵ３はステップ３０３に進み、
ユーザプログラムの実行ルーチンに入る。一方、送信装
置Ｉ８はステップ４０２でもってＣＰＵ３からの伝送開
始指令を受け、ステップ４０３に進んでデータ送信ルー
チンを実行し、送信バッフ７メモリ１０のデータを順番
に出力端子ＳＯ■に送り出す。また同時に受信装置１９
ではＣＰＵ３からの伝送開始指令がステップ４１０にて
検出され、ステップ４１１のデータ受信ルーチンに進み
、入力端子ＳＩＴに順次印加される受信データを受信バ
ッフアメ、モ３、す１１に格納する。送信装置Ｆ８によ
るステップ４０３のデータ送信ルーチンは３２ユニット
分のデータについて行なう。また受信＠１９のデータ受
信ルーチン中で受信データ中にデータ伝送エラーが検出
されればエラーフラグをセットし、送信装置８およびＣ
Ｐ　ＬＪ　３にこれを通知する。

一方、入カニニットおよび出カニニットは送信装Ｍ８が
送信動作を開始したことにより同時に動作する。入出カ
ニニットはステップ５０２を実行し、入力端子ＳＩにス
タートビットが印加されるのを侍っている。スタートビ
ットが検出されると、ステップ５０３に進み、その後供
給される８ビツトの直列データを直列バッファレジスタ
ＳＢＲを使って順次データをシフトしていく入出力動作
を行なう。次のステップ５０４で３２ユニット分のデー
タ伝送が終了したかどうかを判定し、３２ユニット分に
達するまではステップ５０２に戻り、次の８ピツ゛トの
伝送に先立つスタートビットを持つことになる。そして
３２ユニット分のデータ伝送が終了すると、へカニ、ニ
ットではステップ５０５にて入力インターフェイス１３
を介して入力される８ビツトの入力データを直列データ
５ＢＲＧＣ並列にプリセットし、そして最初のステップ
５０２に戻る。同様に出カニニットではステップ５０５
にてデータ伝送終了時点で直列バッファレジスタＳＢＲ
に残っていた８ビツトの出力データを出力インターフェ
イス１５を介して外部に出力し、更にその後、上記異常
検出回路４０の出力信号を直列バッファレジスタＳＢＲ
の所定のビット位置に格納し、そして最初のステップ５
０２に戻る。

送信装＠８では、ステップ４０３にて３２ユニット分の
データ伝送を終了すると、ステップ４０４でデータ伝送
が正常に行われた否かを判定し、正常であればステップ
４０５で伝送エラーがあったかどうかを判定し、なけれ
ばステップ４０６でＣＰｔＪ３とハンドシェイクできる
を持つ。また受信装置！９ではステップ４１１にて３２
ユニット分のデータ受信が終了すると、ステップ４１２
に進み、ＣＰＵ３にデータ伝送終了を通知し、次にステ
ップ４１３でＣＰＵ３とハンドシェイクできるのを持つ
。

ＣＰＵ３は、ステップ３０３においてユーザプログラム
を一巡実行した後は、ステップ３０４で受信装置９から
データ伝送の終了通知があるまで時機する。受信＠冒９
からデータ伝送の終了通知があると、ステップ３０５に
進み、送信装［８からループ断線の通知があるかどうか
を判定し、なければステップ３０６で受信装置９から伝
送エラーの通知があるかどうかを判断し、なければステ
ップ３０７に進む。ステップ３０７では送信装置８とハ
ンドシェイクして入出力データの転送を可能にする。こ
れにより送信１ｉ！８ではステップ４０６にてＹＥＳと
判定され、ステップ４０７に進む。一方ＣＰＵ３はステ
ップ３０８に進み、入出カメモリ７の入出力データ（出
力データだけで良いが、全体であっても良い）を送信装
置８側に順番に受は渡す。送信装＠８ではステップ４０
７でＣＰ　Ｕ　３からの入出力データを受は取って送信
バッファメモリ１０に格納する。送信装置８はその後、
ステップ４０２に戻り、ＣＰＵ３から伝送開始指令が発
せられるのを持つ。次にＣＰＵ３はステップ３０９に進
み、受信装置９とハンドシェイクをしてデータ伝送の可
能な状態とする。これにより受信装置ｆ９においてはス
テップ４１３にてＹＥＳと判断され、ステップ４１４に
進む。このステップ４１４では受信バッファメモリ１１
に格納した受信データを順番にＣＰＬＩ３に受は渡す。

ＣＰＵ３はステップ３１０を実行し、受信装置９からの
データを受は取り、そのデータの中から入力データのみ
を選別して入出カメモリ７の所定エリアに格納すると同
時に、受は取ったデータの中から出カニニットからの上
記異常信号を選別し、その異常信号が“１″になってい
るか否かをチェックする。受信装＠９はステップ４１４
を実行後、最初のステップ４１０に戻り、ＣＰＵ３から
の伝送開始指令を持つ。

ＣＰＵ３は、上記ステップ３１０において受信装置９か
ら伝送されて来たデータ中から入力データおよび上記異
常信号を選別するが、そのときに上述したユニットテー
ブルが参照される。このステップ３１０の詳細を第３図
（Ｃ）に示している。

つまり、ステップ３１７で各入出カニニットに個別に対
応するユニットアドレスを指定するためのユニットアド
レスレジスタＵＡＲをクリアにし、次のステップ３１８
で受信装置９から最初の８ピツ１〜のデータを取込む。

次のステップ３１９でユニットアドレスレジスタＵＡＲ
で示されるユニットテーブルのユニット識別符号を読取
り、ステップ３２０でその識別符号が入カニニット識別
符号か否かを判断する。入カニニットでな（）れば、す
なわち出カニニットであれば、ステップ３２３へ進み、
取込んだ１バイトのデータのうちの所定のビット位置に
セットされている上述した異常信号が′１″か否かを判
別する。この異常信号が″１″であった場合、ステップ
３２４に進み、そのユニット番号とヒユーズ切れの異常
が発生している旨を表示装置（図示省略）に表示し、ス
テップ３２５に進む。また異常信号が゛０パである場合
はステップ３２４をスキップしてステップ３２５に進む
。ステップ３２５ではユニットアドレスレジスタＵ　Ａ
　Ｒを１だけ歩進し、先のステップ３１８のデータ取込
みルーチンに戻る。そしてステップ３１９．３．２０と
実行し、入カニニット識別符号が検出された場合、ステ
ップ３２１に進み、取込んだ８ビツトの入力データを入
出カメモリ７の所定エリアに格納する。その後ステップ
３２２で３２ユニット分が終了したかどうかを判断し、
終了するま−ではステップ３２３を経由して以上の処理
を繰り返し、３２ユニット分が終了すれば、この入力取
込みは終了する。

ＣＰＬＪ３は以上説明したステップ３１０の処理を終了
すると、再びステップ３０２に戻り、送信＠ｌＦ８と受
信装置Ｆ９にデータ伝送開始指令を発する。これにより
上述した動作が繰り返される訳である。

次にイニシャル処理の一部としてのユニットテーブル作
成処理について説明する。入カニニットおよび出カニニ
ットは最初のステップ５０１のイニシャル処理として、
それぞれ入カニニット識別符号あるいは出カニニット識
別符号を直列バックルレジスタＳＢＲにプリセットして
いる。また送信波Ｗ８におけるイニシャル処理４０１の
一部として送信バッフ１メモリ１ｏがクリアされている
。

ＣＰ　ＬＪ　３はイニシャル処理３０１の一部としてユ
ニットテーブルを作成する。そのユニットテーブル作成
ルーチンを第３図（Ｂ）に示している。まず、ステップ
３′１１で送信装置８と受信１１ｆ９にデータ伝送開始
指令を発し、次のステップ３１２で受信装置９からデー
タ伝送の終了通知が来るのを持つ。これを受けて送信波
［８と受信装置１９によって上述した直列データ伝送が
行なわれ、その結果受信装置９の受信バッファメモリ１
１に入出力ユニットの直列バッファレジスタＳＢＲにプ
リセットされていたユニット識別符号が全て取込まれる
。データ伝送が終了すると、ＣＰＵ３はステップ３１３
でまず受信装［９とハンドシェイクし、ステップ３１４
で受信装置９から受信した上２ユニット識別符号を受は
取り、それをワーキングメモリ５中のユニットテーブル
に順次ストアする。

次にステップ３１５で送信８１ｆ８とハンドシェイクし
、ステップ３１６で送信装置８に全て０″のデータを受
は渡す。これでユニットテーブル作成ルーチンを終了す
る。

なお上記実施例においては、出カニニットにおける異常
検出手段は出力インターフェイスのヒユーズ切れを検出
する異常検出回路４０だけであったが、本発明はこれに
限定されるものではなく、各種の異常を自己診断し検出
するものが採用できる。そして異常信号としては１ビツ
トに限定されず、例えば上記実施例では８ビツトまでを
それに割り当てることが可能である。

以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力データ伝送方式によれば、
コントローラ本体に対して限度数内の必要数の入カニニ
ットおよび出カニニットを１系列の直列データ線でもっ
て全て閉ループをなすように自利接続するだけで、入出
カニニット側にはアドレス設定の必要もなく、また入出
カニニット側、にてアドレスを判別するような制御回路
も必要なく、１系統の直列データ線でもってコントロー
ラ本体から各出カニニットへの出力データ伝送と、各入
カニニットからコントローラ本体への入力データ伝送が
同時に行なえる。すなわち、各入出ｈユニットの伝送制
御部分の構成は極めて簡単となり、これを安価に製作、
することができる。

特にこの発明のものにあっては、コントローラ本体から
各出カニニットへの出力データ伝送と同。

時に、これら出カニニットからの異常信号がコントロー
ラ本体に伝送される。このように出力データ、入力デー
タおよび異常信号の伝送がり、紀１系統の伝送線で構成
される伝送ループによって行なわれるので、伝送線の布
設が非常に簡単でかつ安価となφ。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムのｍ′＠構成を示すブロック図、第２図
は入カニニットと出カニニットの構成を承すブロック図
、第３図はコントローラ本体のＣＰ　ＬＪの動作を示す
フローチャート、第４図はコントローラ本体の送信装置
と受信装置の動作を示寸フローチャート、第５図は入カ
ニニットと出カニニットの動作を示すフローチャートで
ある。 １・・・・・・二１ントローラ本体 Ｕ１〜Ｕ３２・・・入カニニットまたは出カニニット２
・・・・・・直列データ線 ４０・・・・・・異常検出回路 ４１・・・・・・表示器 ＳＯＴ・・・・・・出力端子 ＳＩＴ・・・・・・入力端子 Ｓｔ・・・・・・入り端子 ＳＯ・・・・・・出力端子 ＳＢＲ・・・・・・直列バッフ７レジスタＩＮ１〜ＩＮ
８・・・・・・入力データ０ＵＴ９〜０ＵＴ１６・・・
・・・出力データ特許出願人 第３図 ＝１９− （Ａ） 第４図 （８） 第５ （Ａ） ２Ｃ （Ｂ）

Claims (1)

【特許請求の範囲】
1. （１）外部から入力データがＮビット並列に与えられる
   入カニニットと、Ｎビットの出力データを外部に並列に
   導出する出カニニットとが羊れぞれコントローラ本体と
   別体に構成され、複数台の入カニニットおよび出カニニ
   ットがコントローラ本体の直列データ出力端子と直列デ
   ータ入力端子との間に直列データ線を介して閉ループを
   なすように全て直列に接続され； ｌ］記入カニニット、出カニニットの各々は、Ｎビット
   の直列バッファレジスタと、上記直列データ線を介して
   入力端子に印加される直列データを受信して、上記直列
   バッファレジスタの一端側から順次シフト入力する受信
   手段と、この受信手段の動作と同時に上記直列バッファ
   レジスタの他端側から順次シフト出力される直列データ
   を出力端子から上記直列データ線に出力する送信手段を
   有し； 上記入カニニットは、上記直列データ伝送の１サイクル
   毎に上記直列バッファレジスタに上記Ｎビットの入力デ
   ータを並列に格納する入力データ読込手段を有し： 上記出カニニットは、上記直列データ伝送の１サイクル
   毎に上記直列バッファレジスタに上記シフト入力によっ
   て格納されたＮビ、ットのデータを読出して上記出力デ
   ータとして並列に出力する出力データ続出手段と、所定
   の回路異常を検出する異常検出手段と、この異常検出手
   段の出力を上記出力データ読出手段の動作直後に上記直
   列バッファレジスタに格納する異常信号セット手段を有
   し；上記コントローラ本体は、上記出カニニットに与え
   るべき出力データを所定の順番で含んだ直列データを上
   記出力端子から送出する送信手段と、この送信手段の動
   作と同時に上記入力端子に印加される上記入カニニット
   からの入力データおよび上記出カニニットからの異常信
   号を所定の順番で含／Ｖだ直列データを受信して一時記
   憶する受信手段を有することを特徴とするプログラマブ
   ル・コントローラの入出力データ伝送方式。